cns3xxx: add support for 3.3
authorGabor Juhos <juhosg@openwrt.org>
Fri, 18 May 2012 20:10:53 +0000 (20:10 +0000)
committerGabor Juhos <juhosg@openwrt.org>
Fri, 18 May 2012 20:10:53 +0000 (20:10 +0000)
Compile tested only.

SVN-Revision: 31809

17 files changed:
target/linux/cns3xxx/config-3.3 [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/001-cns3xxx-clkdev-support.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/002-cns3xxx_wdt.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/049-cns3xxx_smp_support.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/050-cns3xxx_i2c_controller.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/051-cns3xxx_gigabit.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/052-cns3xxx_spi.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/054-cns3xxx_pcie_clock.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/100-laguna_support.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/101-laguna_sdhci_card_detect.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/102-cns3xxx_timers.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/104-cns3xxx_gpio.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/105-cns3xxx_pcie_io.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/106-cns3xxx_sata_support.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/107-cns3xxx_pcie-section-mismatch-fixes.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/110-gateworks_gsp_support.patch [new file with mode: 0644]
target/linux/cns3xxx/patches-3.3/200-dwc_otg.patch [new file with mode: 0644]

diff --git a/target/linux/cns3xxx/config-3.3 b/target/linux/cns3xxx/config-3.3
new file mode 100644 (file)
index 0000000..29d0ac6
--- /dev/null
@@ -0,0 +1,204 @@
+CONFIG_ALIGNMENT_TRAP=y
+CONFIG_ARCH_BINFMT_ELF_RANDOMIZE_PIE=y
+CONFIG_ARCH_CNS3XXX=y
+CONFIG_ARCH_HAS_CPU_IDLE_WAIT=y
+CONFIG_ARCH_NR_GPIO=0
+# CONFIG_ARCH_SELECT_MEMORY_MODEL is not set
+# CONFIG_ARCH_SPARSEMEM_DEFAULT is not set
+CONFIG_ARCH_SUSPEND_POSSIBLE=y
+# CONFIG_ARCH_USES_GETTIMEOFFSET is not set
+CONFIG_ARCH_WANT_OPTIONAL_GPIOLIB=y
+CONFIG_ARM=y
+# CONFIG_ARM_CPU_SUSPEND is not set
+CONFIG_ARM_GIC=y
+CONFIG_ARM_L1_CACHE_SHIFT=5
+CONFIG_ARM_NR_BANKS=8
+CONFIG_ARM_PATCH_PHYS_VIRT=y
+CONFIG_ARM_THUMB=y
+CONFIG_ATA=y
+# CONFIG_ATA_SFF is not set
+CONFIG_ATA_VERBOSE_ERROR=y
+CONFIG_BCMA_POSSIBLE=y
+CONFIG_BLK_DEV_RAM=y
+CONFIG_BLK_DEV_RAM_COUNT=2
+CONFIG_BLK_DEV_RAM_SIZE=32768
+CONFIG_BLK_DEV_SD=y
+CONFIG_CACHE_L2X0=y
+CONFIG_CLKDEV_LOOKUP=y
+CONFIG_CNS3XXX_ETH=y
+CONFIG_CPU_32v6=y
+CONFIG_CPU_32v6K=y
+CONFIG_CPU_ABRT_EV6=y
+# CONFIG_CPU_BPREDICT_DISABLE is not set
+CONFIG_CPU_CACHE_V6=y
+CONFIG_CPU_CACHE_VIPT=y
+CONFIG_CPU_COPY_V6=y
+CONFIG_CPU_CP15=y
+CONFIG_CPU_CP15_MMU=y
+CONFIG_CPU_HAS_ASID=y
+CONFIG_CPU_HAS_PMU=y
+# CONFIG_CPU_ICACHE_DISABLE is not set
+CONFIG_CPU_PABRT_V6=y
+CONFIG_CPU_RMAP=y
+CONFIG_CPU_TLB_V6=y
+CONFIG_CPU_V6K=y
+CONFIG_DEBUG_BUGVERBOSE=y
+# CONFIG_DEBUG_USER is not set
+CONFIG_DECOMPRESS_LZMA=y
+CONFIG_DMA_CACHE_RWFO=y
+# CONFIG_DWC_DEBUG is not set
+# CONFIG_DWC_DEVICE_ONLY is not set
+# CONFIG_DWC_HOST_ONLY is not set
+CONFIG_DWC_OTG_MODE=y
+CONFIG_EEPROM_AT24=y
+CONFIG_FRAME_POINTER=y
+CONFIG_GENERIC_BUG=y
+CONFIG_GENERIC_CLOCKEVENTS=y
+CONFIG_GENERIC_CLOCKEVENTS_BROADCAST=y
+CONFIG_GENERIC_CLOCKEVENTS_BUILD=y
+CONFIG_GENERIC_GPIO=y
+CONFIG_GENERIC_IRQ_SHOW=y
+CONFIG_GENERIC_PCI_IOMAP=y
+CONFIG_GPIOLIB=y
+CONFIG_GPIO_PCA953X=y
+CONFIG_GPIO_PCA953X_IRQ=y
+CONFIG_GPIO_SYSFS=y
+CONFIG_HARDIRQS_SW_RESEND=y
+CONFIG_HAS_DMA=y
+CONFIG_HAS_IOMEM=y
+CONFIG_HAS_IOPORT=y
+CONFIG_HAVE_AOUT=y
+CONFIG_HAVE_ARCH_KGDB=y
+CONFIG_HAVE_ARCH_PFN_VALID=y
+CONFIG_HAVE_ARM_SCU=y
+CONFIG_HAVE_ARM_TWD=y
+CONFIG_HAVE_CLK=y
+CONFIG_HAVE_C_RECORDMCOUNT=y
+CONFIG_HAVE_DMA_API_DEBUG=y
+CONFIG_HAVE_DYNAMIC_FTRACE=y
+CONFIG_HAVE_FTRACE_MCOUNT_RECORD=y
+CONFIG_HAVE_FUNCTION_GRAPH_TRACER=y
+CONFIG_HAVE_FUNCTION_TRACER=y
+CONFIG_HAVE_GENERIC_DMA_COHERENT=y
+CONFIG_HAVE_GENERIC_HARDIRQS=y
+CONFIG_HAVE_IDE=y
+CONFIG_HAVE_IRQ_WORK=y
+CONFIG_HAVE_KERNEL_GZIP=y
+CONFIG_HAVE_KERNEL_LZMA=y
+CONFIG_HAVE_KERNEL_LZO=y
+CONFIG_HAVE_KERNEL_XZ=y
+CONFIG_HAVE_MEMBLOCK=y
+CONFIG_HAVE_OPROFILE=y
+CONFIG_HAVE_PERF_EVENTS=y
+CONFIG_HAVE_PROC_CPU=y
+CONFIG_HAVE_REGS_AND_STACK_ACCESS_API=y
+CONFIG_HAVE_SMP=y
+CONFIG_HAVE_SPARSE_IRQ=y
+CONFIG_HWMON=y
+CONFIG_HW_RANDOM=m
+CONFIG_I2C=y
+CONFIG_I2C_BOARDINFO=y
+CONFIG_I2C_CHARDEV=y
+CONFIG_I2C_CNS3XXX=y
+CONFIG_INITRAMFS_SOURCE=""
+CONFIG_IRQ_DOMAIN=y
+CONFIG_KTIME_SCALAR=y
+CONFIG_LEDS_GPIO=y
+# CONFIG_LEDS_TRIGGER_NETDEV is not set
+CONFIG_LOCAL_TIMERS=y
+CONFIG_M25PXX_USE_FAST_READ=y
+CONFIG_MACH_CNS3420VB=y
+CONFIG_MACH_GW2388=y
+CONFIG_MDIO_BOARDINFO=y
+# CONFIG_MFD_T7L66XB is not set
+CONFIG_MIGHT_HAVE_CACHE_L2X0=y
+CONFIG_MIGHT_HAVE_PCI=y
+CONFIG_MMC=y
+CONFIG_MMC_BLOCK=y
+CONFIG_MMC_SDHCI=y
+CONFIG_MMC_SDHCI_CNS3XXX=y
+# CONFIG_MMC_SDHCI_PCI is not set
+CONFIG_MMC_SDHCI_PLTFM=y
+# CONFIG_MMC_TIFM_SD is not set
+CONFIG_MPCORE_WATCHDOG=y
+CONFIG_MTD_M25P80=y
+CONFIG_MTD_PHYSMAP=y
+CONFIG_MULTI_IRQ_HANDLER=y
+CONFIG_MUTEX_SPIN_ON_OWNER=y
+CONFIG_NEED_DMA_MAP_STATE=y
+CONFIG_NET_VENDOR_CAVIUM=y
+CONFIG_NLS=y
+CONFIG_NR_CPUS=2
+CONFIG_OUTER_CACHE=y
+CONFIG_OUTER_CACHE_SYNC=y
+CONFIG_PAGEFLAGS_EXTENDED=y
+CONFIG_PAGE_OFFSET=0xC0000000
+CONFIG_PCI=y
+CONFIG_PCI_DOMAINS=y
+CONFIG_PERF_USE_VMALLOC=y
+CONFIG_PHYLIB=y
+CONFIG_PL310_ERRATA_588369=y
+CONFIG_PL310_ERRATA_727915=y
+CONFIG_PL310_ERRATA_769419=y
+# CONFIG_PREEMPT_RCU is not set
+CONFIG_RAID_ATTRS=y
+CONFIG_RFS_ACCEL=y
+CONFIG_RPS=y
+CONFIG_RTC_CLASS=y
+CONFIG_RTC_DRV_DS1672=y
+CONFIG_SATA_AHCI=y
+CONFIG_SATA_AHCI_PLATFORM=y
+CONFIG_SCSI=y
+# CONFIG_SCSI_MULTI_LUN is not set
+CONFIG_SENSORS_AD7418=y
+CONFIG_SENSORS_GSP=y
+CONFIG_SERIAL_8250_NR_UARTS=3
+CONFIG_SERIAL_8250_RUNTIME_UARTS=3
+CONFIG_SMP=y
+CONFIG_SMP_ON_UP=y
+CONFIG_SPI=y
+CONFIG_SPI_BITBANG=y
+CONFIG_SPI_CNS3XXX=y
+CONFIG_SPI_MASTER=y
+# CONFIG_STAGING is not set
+CONFIG_STOP_MACHINE=y
+CONFIG_SYS_SUPPORTS_APM_EMULATION=y
+CONFIG_TREE_RCU=y
+CONFIG_UID16=y
+CONFIG_USB=y
+CONFIG_USB_ANNOUNCE_NEW_DEVICES=y
+CONFIG_USB_ARCH_HAS_XHCI=y
+# CONFIG_USB_CDC_COMPOSITE is not set
+CONFIG_USB_CNS3XXX_EHCI=y
+CONFIG_USB_CNS3XXX_OHCI=y
+CONFIG_USB_COMMON=y
+CONFIG_USB_DWC_OTG=y
+CONFIG_USB_EHCI_HCD=y
+# CONFIG_USB_ETH is not set
+# CONFIG_USB_FILE_STORAGE is not set
+# CONFIG_USB_FUNCTIONFS is not set
+CONFIG_USB_GADGET=y
+# CONFIG_USB_GADGETFS is not set
+# CONFIG_USB_GADGET_DEBUG_FILES is not set
+# CONFIG_USB_GADGET_DEBUG_FS is not set
+CONFIG_USB_GADGET_VBUS_DRAW=2
+# CONFIG_USB_G_DBGP is not set
+# CONFIG_USB_G_HID is not set
+# CONFIG_USB_G_NCM is not set
+# CONFIG_USB_G_PRINTER is not set
+# CONFIG_USB_G_SERIAL is not set
+# CONFIG_USB_OHCI_BIG_ENDIAN_DESC is not set
+# CONFIG_USB_OHCI_BIG_ENDIAN_MMIO is not set
+CONFIG_USB_OHCI_HCD=y
+CONFIG_USB_SUPPORT=y
+# CONFIG_USB_UHCI_HCD is not set
+# CONFIG_USB_ZERO is not set
+CONFIG_USE_GENERIC_SMP_HELPERS=y
+CONFIG_VECTORS_BASE=0xffff0000
+CONFIG_VFP=y
+CONFIG_WATCHDOG_NOWAYOUT=y
+CONFIG_XPS=y
+CONFIG_XZ_DEC=y
+CONFIG_ZBOOT_ROM_BSS=0
+CONFIG_ZBOOT_ROM_TEXT=0
+CONFIG_ZONE_DMA_FLAG=0
diff --git a/target/linux/cns3xxx/patches-3.3/001-cns3xxx-clkdev-support.patch b/target/linux/cns3xxx/patches-3.3/001-cns3xxx-clkdev-support.patch
new file mode 100644 (file)
index 0000000..bc8773c
--- /dev/null
@@ -0,0 +1,69 @@
+--- a/arch/arm/Kconfig
++++ b/arch/arm/Kconfig
+@@ -368,6 +368,7 @@ config ARCH_CNS3XXX
+       select CPU_V6K
+       select GENERIC_CLOCKEVENTS
+       select ARM_GIC
++      select CLKDEV_LOOKUP
+       select MIGHT_HAVE_CACHE_L2X0
+       select MIGHT_HAVE_PCI
+       select PCI_DOMAINS if PCI
+--- a/arch/arm/mach-cns3xxx/core.c
++++ b/arch/arm/mach-cns3xxx/core.c
+@@ -9,8 +9,11 @@
+  */
+ #include <linux/init.h>
++#include <linux/export.h>
+ #include <linux/interrupt.h>
+ #include <linux/clockchips.h>
++#include <linux/clk.h>
++#include <linux/clkdev.h>
+ #include <linux/io.h>
+ #include <asm/mach/map.h>
+ #include <asm/mach/time.h>
+@@ -20,6 +23,10 @@
+ #include <mach/cns3xxx.h>
+ #include "core.h"
++struct clk {
++      unsigned long   rate;
++};
++
+ static struct map_desc cns3xxx_io_desc[] __initdata = {
+       {
+               .virtual        = CNS3XXX_TC11MP_TWD_BASE_VIRT,
+@@ -287,3 +294,33 @@ void __init cns3xxx_l2x0_init(void)
+ }
+ #endif /* CONFIG_CACHE_L2X0 */
++
++int clk_enable(struct clk *clk)
++{
++      return 0;
++}
++EXPORT_SYMBOL(clk_enable);
++
++void clk_disable(struct clk *clk)
++{
++}
++EXPORT_SYMBOL(clk_disable);
++
++unsigned long clk_get_rate(struct clk *clk)
++{
++      return clk->rate;
++}
++EXPORT_SYMBOL(clk_get_rate);
++
++static struct clk_lookup cns3xxx_clocks[] = {
++      {
++              /* TODO */
++      },
++};
++
++int __init cns3xxx_clocks_init(void)
++{
++      clkdev_add_table(cns3xxx_clocks, ARRAY_SIZE(cns3xxx_clocks));
++      return 0;
++}
++postcore_initcall(cns3xxx_clocks_init);
diff --git a/target/linux/cns3xxx/patches-3.3/002-cns3xxx_wdt.patch b/target/linux/cns3xxx/patches-3.3/002-cns3xxx_wdt.patch
new file mode 100644 (file)
index 0000000..d013334
--- /dev/null
@@ -0,0 +1,69 @@
+1. Made the connection between CNS3xxx SOCs(ARCH_CNS3xxx) and MPcore watchdog
+   since the CNS3xxx SOCs have ARM11 MPcore CPU.
+2. Enable mpcore_watchdog option as module to default configuration at
+   arch/arm/configs/cns3420vb_defconfig.
+
+Signed-off-by: Tommy Lin <tommy.lin@caviumnetworks.com>
+
+---
+arch/arm/Kconfig                     |    1 +
+ arch/arm/configs/cns3420vb_defconfig |    2 ++
+ arch/arm/mach-cns3xxx/cns3420vb.c    |   22 ++++++++++++++++++++++
+ 3 files changed, 25 insertions(+), 0 deletions(-)
+
+--- a/arch/arm/Kconfig
++++ b/arch/arm/Kconfig
+@@ -372,6 +372,7 @@ config ARCH_CNS3XXX
+       select MIGHT_HAVE_CACHE_L2X0
+       select MIGHT_HAVE_PCI
+       select PCI_DOMAINS if PCI
++      select HAVE_ARM_TWD
+       help
+         Support for Cavium Networks CNS3XXX platform.
+--- a/arch/arm/configs/cns3420vb_defconfig
++++ b/arch/arm/configs/cns3420vb_defconfig
+@@ -53,6 +53,8 @@ CONFIG_LEGACY_PTY_COUNT=16
+ # CONFIG_HW_RANDOM is not set
+ # CONFIG_HWMON is not set
+ # CONFIG_VGA_CONSOLE is not set
++CONFIG_WATCHDOG=y
++CONFIG_MPCORE_WATCHDOG=m
+ # CONFIG_HID_SUPPORT is not set
+ # CONFIG_USB_SUPPORT is not set
+ CONFIG_MMC=y
+--- a/arch/arm/mach-cns3xxx/cns3420vb.c
++++ b/arch/arm/mach-cns3xxx/cns3420vb.c
+@@ -159,10 +159,32 @@ static struct platform_device cns3xxx_us
+       },
+ };
++/* Watchdog */
++static struct resource cns3xxx_watchdog_resources[] = {
++      [0] = {
++              .start = CNS3XXX_TC11MP_TWD_BASE,
++              .end   = CNS3XXX_TC11MP_TWD_BASE + PAGE_SIZE - 1,
++              .flags = IORESOURCE_MEM,
++      },
++      [1] = {
++              .start = IRQ_LOCALWDOG,
++              .end   = IRQ_LOCALWDOG,
++              .flags = IORESOURCE_IRQ,
++      }
++};
++
++static struct platform_device cns3xxx_watchdog_device = {
++      .name           = "mpcore_wdt",
++      .id             = -1,
++      .num_resources  = ARRAY_SIZE(cns3xxx_watchdog_resources),
++      .resource       = cns3xxx_watchdog_resources,
++};
++
+ /*
+  * Initialization
+  */
+ static struct platform_device *cns3420_pdevs[] __initdata = {
++      &cns3xxx_watchdog_device,
+       &cns3420_nor_pdev,
+       &cns3xxx_usb_ehci_device,
+       &cns3xxx_usb_ohci_device,
diff --git a/target/linux/cns3xxx/patches-3.3/049-cns3xxx_smp_support.patch b/target/linux/cns3xxx/patches-3.3/049-cns3xxx_smp_support.patch
new file mode 100644 (file)
index 0000000..e751eb8
--- /dev/null
@@ -0,0 +1,414 @@
+--- a/arch/arm/mach-cns3xxx/Makefile
++++ b/arch/arm/mach-cns3xxx/Makefile
+@@ -1,3 +1,6 @@
+ obj-$(CONFIG_ARCH_CNS3XXX)            += core.o pm.o devices.o
+ obj-$(CONFIG_PCI)                     += pcie.o
+ obj-$(CONFIG_MACH_CNS3420VB)          += cns3420vb.o
++obj-$(CONFIG_SMP)                     += platsmp.o headsmp.o
++obj-$(CONFIG_HOTPLUG_CPU)             += hotplug.o
++obj-$(CONFIG_LOCAL_TIMERS)            += localtimer.o
+--- /dev/null
++++ b/arch/arm/mach-cns3xxx/headsmp.S
+@@ -0,0 +1,42 @@
++/*
++ *  linux/arch/arm/mach-cns3xxx/headsmp.S
++ *
++ *  Cloned from linux/arch/arm/plat-versatile/headsmp.S
++ *
++ *  Copyright (c) 2003 ARM Limited
++ *  All Rights Reserved
++ *
++ * This program is free software; you can redistribute it and/or modify
++ * it under the terms of the GNU General Public License version 2 as
++ * published by the Free Software Foundation.
++ */
++#include <linux/linkage.h>
++#include <linux/init.h>
++
++      __INIT
++
++/*
++ * CNS3XXX specific entry point for secondary CPUs.  This provides
++ * a "holding pen" into which all secondary cores are held until we're
++ * ready for them to initialise.
++ */
++ENTRY(cns3xxx_secondary_startup)
++      mrc     p15, 0, r0, c0, c0, 5
++      and     r0, r0, #15
++      adr     r4, 1f
++      ldmia   r4, {r5, r6}
++      sub     r4, r4, r5
++      add     r6, r6, r4
++pen:  ldr     r7, [r6]
++      cmp     r7, r0
++      bne     pen
++
++      /*
++       * we've been released from the holding pen: secondary_stack
++       * should now contain the SVC stack for this core
++       */
++      b       secondary_startup
++
++      .align
++1:    .long   .
++      .long   pen_release
+--- /dev/null
++++ b/arch/arm/mach-cns3xxx/hotplug.c
+@@ -0,0 +1,130 @@
++/* linux arch/arm/mach-cns3xxx/hotplug.c
++ *
++ *  Cloned from linux/arch/arm/mach-realview/hotplug.c
++ *
++ *  Copyright (C) 2002 ARM Ltd.
++ *  All Rights Reserved
++ *
++ * This program is free software; you can redistribute it and/or modify
++ * it under the terms of the GNU General Public License version 2 as
++ * published by the Free Software Foundation.
++*/
++
++#include <linux/kernel.h>
++#include <linux/errno.h>
++#include <linux/smp.h>
++
++#include <asm/cacheflush.h>
++
++extern volatile int pen_release;
++
++static inline void cpu_enter_lowpower(void)
++{
++      unsigned int v;
++
++      flush_cache_all();
++      asm volatile(
++      "       mcr     p15, 0, %1, c7, c5, 0\n"
++      "       mcr     p15, 0, %1, c7, c10, 4\n"
++      /*
++       * Turn off coherency
++       */
++      "       mrc     p15, 0, %0, c1, c0, 1\n"
++      "       bic     %0, %0, %3\n"
++      "       mcr     p15, 0, %0, c1, c0, 1\n"
++      "       mrc     p15, 0, %0, c1, c0, 0\n"
++      "       bic     %0, %0, %2\n"
++      "       mcr     p15, 0, %0, c1, c0, 0\n"
++        : "=&r" (v)
++        : "r" (0), "Ir" (CR_C), "Ir" (0x40)
++        : "cc");
++}
++
++static inline void cpu_leave_lowpower(void)
++{
++      unsigned int v;
++
++      asm volatile(
++      "mrc    p15, 0, %0, c1, c0, 0\n"
++      "       orr     %0, %0, %1\n"
++      "       mcr     p15, 0, %0, c1, c0, 0\n"
++      "       mrc     p15, 0, %0, c1, c0, 1\n"
++      "       orr     %0, %0, %2\n"
++      "       mcr     p15, 0, %0, c1, c0, 1\n"
++        : "=&r" (v)
++        : "Ir" (CR_C), "Ir" (0x40)
++        : "cc");
++}
++
++static inline void platform_do_lowpower(unsigned int cpu, int *spurious)
++{
++      /*
++       * there is no power-control hardware on this platform, so all
++       * we can do is put the core into WFI; this is safe as the calling
++       * code will have already disabled interrupts
++       */
++      for (;;) {
++              /*
++               * here's the WFI
++               */
++              asm(".word      0xe320f003\n"
++                  :
++                  :
++                  : "memory", "cc");
++
++              if (pen_release == cpu) {
++                      /*
++                       * OK, proper wakeup, we're done
++                       */
++                      break;
++              }
++
++              /*
++               * Getting here, means that we have come out of WFI without
++               * having been woken up - this shouldn't happen
++               *
++               * Just note it happening - when we're woken, we can report
++               * its occurrence.
++               */
++              (*spurious)++;
++      }
++}
++
++int platform_cpu_kill(unsigned int cpu)
++{
++      return 1;
++}
++
++/*
++ * platform-specific code to shutdown a CPU
++ *
++ * Called with IRQs disabled
++ */
++void platform_cpu_die(unsigned int cpu)
++{
++      int spurious = 0;
++
++      /*
++       * we're ready for shutdown now, so do it
++       */
++      cpu_enter_lowpower();
++      platform_do_lowpower(cpu, &spurious);
++
++      /*
++       * bring this CPU back into the world of cache
++       * coherency, and then restore interrupts
++       */
++      cpu_leave_lowpower();
++
++      if (spurious)
++              pr_warn("CPU%u: %u spurious wakeup calls\n", cpu, spurious);
++}
++
++int platform_cpu_disable(unsigned int cpu)
++{
++      /*
++       * we don't allow CPU 0 to be shutdown (it is still too special
++       * e.g. clock tick interrupts)
++       */
++      return cpu == 0 ? -EPERM : 0;
++}
+--- a/arch/arm/mach-cns3xxx/Kconfig
++++ b/arch/arm/mach-cns3xxx/Kconfig
+@@ -3,6 +3,7 @@ menu "CNS3XXX platform type"
+ config MACH_CNS3420VB
+       bool "Support for CNS3420 Validation Board"
++      select HAVE_ARM_SCU if SMP
+       select MIGHT_HAVE_PCI
+       help
+         Include support for the Cavium Networks CNS3420 MPCore Platform
+--- /dev/null
++++ b/arch/arm/mach-cns3xxx/localtimer.c
+@@ -0,0 +1,26 @@
++/* linux/arch/arm/mach-cns3xxx/localtimer.c
++ *
++ * Cloned from linux/arch/arm/mach-realview/localtimer.c
++ *
++ *  Copyright (C) 2002 ARM Ltd.
++ *  All Rights Reserved
++ *
++ * This program is free software; you can redistribute it and/or modify
++ * it under the terms of the GNU General Public License version 2 as
++ * published by the Free Software Foundation.
++*/
++
++#include <linux/clockchips.h>
++
++#include <asm/irq.h>
++#include <asm/localtimer.h>
++
++/*
++ * Setup the local clock events for a CPU.
++ */
++int __cpuinit local_timer_setup(struct clock_event_device *evt)
++{
++      evt->irq = IRQ_LOCALTIMER;
++      twd_timer_setup(evt);
++      return 0;
++}
+--- /dev/null
++++ b/arch/arm/mach-cns3xxx/platsmp.c
+@@ -0,0 +1,175 @@
++/* linux/arch/arm/mach-cns3xxx/platsmp.c
++ *
++ * Copyright 2011 Gateworks Corporation
++ *               Chris Lang <clang@gateworks.com>
++ *
++ * Cloned from linux/arch/arm/mach-vexpress/platsmp.c
++ *
++ *  Copyright (C) 2002 ARM Ltd.
++ *  All Rights Reserved
++ *
++ * This program is free software; you can redistribute it and/or modify
++ * it under the terms of the GNU General Public License version 2 as
++ * published by the Free Software Foundation.
++*/
++
++#include <linux/init.h>
++#include <linux/errno.h>
++#include <linux/delay.h>
++#include <linux/device.h>
++#include <linux/jiffies.h>
++#include <linux/smp.h>
++#include <linux/io.h>
++
++#include <asm/cacheflush.h>
++#include <asm/hardware/gic.h>
++#include <asm/smp_scu.h>
++#include <asm/unified.h>
++
++#include <mach/cns3xxx.h>
++
++extern void cns3xxx_secondary_startup(void);
++
++/*
++ * control for which core is the next to come out of the secondary
++ * boot "holding pen"
++ */
++
++volatile int __cpuinitdata pen_release = -1;
++
++/*
++ * Write pen_release in a way that is guaranteed to be visible to all
++ * observers, irrespective of whether they're taking part in coherency
++ * or not.  This is necessary for the hotplug code to work reliably.
++ */
++static void write_pen_release(int val)
++{
++      pen_release = val;
++      smp_wmb();
++      __cpuc_flush_dcache_area((void *)&pen_release, sizeof(pen_release));
++      outer_clean_range(__pa(&pen_release), __pa(&pen_release + 1));
++}
++
++static void __iomem *scu_base_addr(void)
++{
++      return (void __iomem *)(CNS3XXX_TC11MP_SCU_BASE_VIRT);
++}
++
++static DEFINE_SPINLOCK(boot_lock);
++
++void __cpuinit platform_secondary_init(unsigned int cpu)
++{
++      /*
++       * if any interrupts are already enabled for the primary
++       * core (e.g. timer irq), then they will not have been enabled
++       * for us: do so
++       */
++      gic_secondary_init(0);
++
++      /*
++       * let the primary processor know we're out of the
++       * pen, then head off into the C entry point
++       */
++      write_pen_release(-1);
++
++      /*
++       * Synchronise with the boot thread.
++       */
++      spin_lock(&boot_lock);
++      spin_unlock(&boot_lock);
++}
++
++int __cpuinit boot_secondary(unsigned int cpu, struct task_struct *idle)
++{
++      unsigned long timeout;
++
++      /*
++       * Set synchronisation state between this boot processor
++       * and the secondary one
++       */
++      spin_lock(&boot_lock);
++
++      /*
++       * The secondary processor is waiting to be released from
++       * the holding pen - release it, then wait for it to flag
++       * that it has been released by resetting pen_release.
++       *
++       * Note that "pen_release" is the hardware CPU ID, whereas
++       * "cpu" is Linux's internal ID.
++       */
++      write_pen_release(cpu);
++
++      /*
++       * Send the secondary CPU a soft interrupt, thereby causing
++       * the boot monitor to read the system wide flags register,
++       * and branch to the address found there.
++       */
++      gic_raise_softirq(cpumask_of(cpu), 1);
++
++      timeout = jiffies + (1 * HZ);
++      while (time_before(jiffies, timeout)) {
++              smp_rmb();
++              if (pen_release == -1)
++                      break;
++
++              udelay(10);
++      }
++
++      /*
++       * now the secondary core is starting up let it run its
++       * calibrations, then wait for it to finish
++       */
++      spin_unlock(&boot_lock);
++
++      return pen_release != -1 ? -ENOSYS : 0;
++}
++
++/*
++ * Initialise the CPU possible map early - this describes the CPUs
++ * which may be present or become present in the system.
++ */
++
++void __init smp_init_cpus(void)
++{
++      void __iomem *scu_base = scu_base_addr();
++      unsigned int i, ncores;
++
++      ncores = scu_base ? scu_get_core_count(scu_base) : 1;
++
++      /* sanity check */
++      if (ncores > NR_CPUS) {
++              printk(KERN_WARNING
++                     "cns3xxx: no. of cores (%d) greater than configured "
++                     "maximum of %d - clipping\n",
++                     ncores, NR_CPUS);
++              ncores = NR_CPUS;
++      }
++
++      for (i = 0; i < ncores; i++)
++              set_cpu_possible(i, true);
++
++      set_smp_cross_call(gic_raise_softirq);
++}
++
++void __init platform_smp_prepare_cpus(unsigned int max_cpus)
++{
++      int i;
++
++      /*
++       * Initialise the present map, which describes the set of CPUs
++       * actually populated at the present time.
++       */
++      for (i = 0; i < max_cpus; i++)
++              set_cpu_present(i, true);
++
++      scu_enable(scu_base_addr());
++
++      /*
++       * Write the address of secondary startup into the
++       * system-wide flags register. The boot monitor waits
++       * until it receives a soft interrupt, and then the
++       * secondary CPU branches to this address.
++       */
++      __raw_writel(virt_to_phys(cns3xxx_secondary_startup),
++                      (void __iomem *)(CNS3XXX_MISC_BASE_VIRT + 0x0600));
++}
+--- a/arch/arm/Kconfig
++++ b/arch/arm/Kconfig
+@@ -373,6 +373,7 @@ config ARCH_CNS3XXX
+       select MIGHT_HAVE_PCI
+       select PCI_DOMAINS if PCI
+       select HAVE_ARM_TWD
++      select HAVE_SMP
+       help
+         Support for Cavium Networks CNS3XXX platform.
diff --git a/target/linux/cns3xxx/patches-3.3/050-cns3xxx_i2c_controller.patch b/target/linux/cns3xxx/patches-3.3/050-cns3xxx_i2c_controller.patch
new file mode 100644 (file)
index 0000000..1677cf3
--- /dev/null
@@ -0,0 +1,421 @@
+--- a/drivers/i2c/busses/Kconfig
++++ b/drivers/i2c/busses/Kconfig
+@@ -326,6 +326,18 @@ config I2C_BLACKFIN_TWI_CLK_KHZ
+       help
+         The unit of the TWI clock is kHz.
++config I2C_CNS3XXX
++      tristate "Cavium CNS3xxx I2C driver"
++      depends on ARCH_CNS3XXX
++      help
++        Support for Cavium CNS3xxx I2C controller driver.
++
++        This driver can also be built as a module.  If so, the module
++        will be called i2c-cns3xxx.
++
++        Please note that this driver might be needed to bring up other
++        devices such as Cavium CNS3xxx Ethernet.
++
+ config I2C_CPM
+       tristate "Freescale CPM1 or CPM2 (MPC8xx/826x)"
+       depends on (CPM1 || CPM2) && OF_I2C
+--- a/drivers/i2c/busses/Makefile
++++ b/drivers/i2c/busses/Makefile
+@@ -83,6 +83,7 @@ obj-$(CONFIG_I2C_ELEKTOR)    += i2c-elektor
+ obj-$(CONFIG_I2C_PCA_ISA)     += i2c-pca-isa.o
+ obj-$(CONFIG_I2C_SIBYTE)      += i2c-sibyte.o
+ obj-$(CONFIG_I2C_STUB)                += i2c-stub.o
++obj-$(CONFIG_I2C_CNS3XXX)     += i2c-cns3xxx.o
+ obj-$(CONFIG_SCx200_ACB)      += scx200_acb.o
+ obj-$(CONFIG_SCx200_I2C)      += scx200_i2c.o
+--- /dev/null
++++ b/drivers/i2c/busses/i2c-cns3xxx.c
+@@ -0,0 +1,387 @@
++/*
++ * Cavium CNS3xxx I2C Host Controller
++ *
++ * Copyright 2010 Cavium Network
++ * Copyright 2011 Gateworks Corporation
++ *              Chris Lang <clang@gateworks.com>
++ *
++ * This file is free software; you can redistribute it and/or modify
++ * it under the terms of the GNU General Public License, Version 2, as
++ * published by the Free Software Foundation.
++ */
++
++#include <linux/kernel.h>
++#include <linux/module.h>
++#include <linux/init.h>
++#include <linux/platform_device.h>
++#include <asm/io.h>
++#include <linux/wait.h>
++#include <linux/interrupt.h>
++#include <linux/delay.h>
++#include <linux/i2c.h>
++#include <linux/slab.h>
++#include <mach/pm.h>
++#include <mach/cns3xxx.h>
++
++/*
++ * We need the memory map
++ */
++
++
++#define MISC_MEM_MAP_VALUE(reg_offset)        (*((uint32_t volatile *)(CNS3XXX_MISC_BASE_VIRT + reg_offset)))
++#define MISC_IOCDB_CTRL                               MISC_MEM_MAP_VALUE(0x020)
++
++#define I2C_MEM_MAP_ADDR(x)         (CNS3XXX_SSP_BASE_VIRT + x)
++#define I2C_MEM_MAP_VALUE(x)        (*((unsigned int volatile*)I2C_MEM_MAP_ADDR(x)))
++
++#define I2C_CONTROLLER_REG                    I2C_MEM_MAP_VALUE(0x20)
++#define I2C_TIME_OUT_REG                      I2C_MEM_MAP_VALUE(0x24)
++#define I2C_SLAVE_ADDRESS_REG                 I2C_MEM_MAP_VALUE(0x28)
++#define I2C_WRITE_DATA_REG                    I2C_MEM_MAP_VALUE(0x2C)
++#define I2C_READ_DATA_REG                     I2C_MEM_MAP_VALUE(0x30)
++#define I2C_INTERRUPT_STATUS_REG              I2C_MEM_MAP_VALUE(0x34)
++#define I2C_INTERRUPT_ENABLE_REG              I2C_MEM_MAP_VALUE(0x38)
++#define I2C_TWI_OUT_DLY_REG                                                   I2C_MEM_MAP_VALUE(0x3C)
++
++#define I2C_BUS_ERROR_FLAG     (0x1)
++#define I2C_ACTION_DONE_FLAG   (0x2)
++
++#define CNS3xxx_I2C_ENABLE()          (I2C_CONTROLLER_REG) |= ((unsigned int)0x1 << 31)
++#define CNS3xxx_I2C_DISABLE()         (I2C_CONTROLLER_REG) &= ~((unsigned int)0x1 << 31)
++#define CNS3xxx_I2C_ENABLE_INTR()     (I2C_INTERRUPT_ENABLE_REG) |= 0x03
++#define CNS3xxx_I2C_DISABLE_INTR()    (I2C_INTERRUPT_ENABLE_REG) &= 0xfc
++
++#define TWI_TIMEOUT         (10*HZ)
++#define I2C_100KHZ          100000
++#define I2C_200KHZ          200000
++#define I2C_300KHZ          300000
++#define I2C_400KHZ          400000
++
++#define CNS3xxx_I2C_CLK     I2C_100KHZ
++
++#define STATE_DONE            1
++#define STATE_ERROR           2
++
++struct cns3xxx_i2c {
++      void __iomem *base;
++      wait_queue_head_t wait;
++      struct i2c_adapter adap;
++      struct i2c_msg *msg;
++      int state;              /* see STATE_ */
++      int rd_wr_len;
++      u8 *buf;
++};
++
++static u32 cns3xxx_i2c_func(struct i2c_adapter *adap)
++{
++      return I2C_FUNC_I2C | I2C_FUNC_SMBUS_EMUL;
++}
++
++static int
++cns3xxx_i2c_xfer_msg(struct i2c_adapter *adap, struct i2c_msg *msg)
++{
++      struct cns3xxx_i2c *i2c = i2c_get_adapdata(adap);
++      int i, j;
++      u8 buf[1] = { 0 };
++
++      if (msg->len == 0) {
++              /*
++               *      We are probably doing a probe for a device here,
++               *      so set the length to one, and data to 0
++               */
++              msg->len = 1;
++              i2c->buf = buf;
++      } else {
++              i2c->buf = msg->buf;
++      }
++
++      if (msg->flags & I2C_M_TEN) {
++              printk
++                      ("%s:%d: Presently the driver does not handle extended addressing\n",
++                              __FUNCTION__, __LINE__);
++              return -EINVAL;
++      }
++      i2c->msg = msg;
++
++      for (i = 0; i < msg->len; i++) {
++              if (msg->len - i >= 4)
++                      i2c->rd_wr_len = 3;
++              else
++                      i2c->rd_wr_len = msg->len - i - 1;
++
++              // Set Data Width       and TWI_EN
++              I2C_CONTROLLER_REG = 0x80000000 | (i2c->rd_wr_len << 2) | (i2c->rd_wr_len);
++
++              // Clear Write Reg
++              I2C_WRITE_DATA_REG = 0;
++
++              // Set the slave address
++              I2C_SLAVE_ADDRESS_REG = (msg->addr << 1);
++
++              // Are we Writing
++              if (!(msg->flags & I2C_M_RD)) {
++                      I2C_CONTROLLER_REG |= (1 << 4);
++                      if (i != 0) {
++                              /*
++                               * We need to set the address in the first byte.
++                               * The base address is going to be in buf[0] and then
++                               * it needs to be incremented by i - 1.
++                               */
++                              i2c->buf--;
++                              *i2c->buf = buf[0] + i - 1;
++
++                              if (i2c->rd_wr_len < 3) {
++                                      i += i2c->rd_wr_len;
++                                      i2c->rd_wr_len++;
++                                      I2C_CONTROLLER_REG = 0x80000000 | (1 << 4) | (i2c->rd_wr_len << 2) | (i2c->rd_wr_len);
++                              } else {
++                                      i += i2c->rd_wr_len - 1;
++                              }
++                      } else {
++                              i += i2c->rd_wr_len;
++                              buf[0] = *i2c->buf;
++                      }
++                      for (j = 0; j <= i2c->rd_wr_len; j++) {
++                              I2C_WRITE_DATA_REG |= ((*i2c->buf++) << (8 * j));
++                      }
++              } else {
++                      i += i2c->rd_wr_len;
++              }
++
++              // Start the Transfer
++              i2c->state = 0;         // Clear out the State
++              I2C_CONTROLLER_REG |= (1 << 6);
++
++              if (wait_event_timeout(i2c->wait, (i2c->state == STATE_ERROR) ||
++                              (i2c->state == STATE_DONE), TWI_TIMEOUT)) {
++                      if (i2c->state == STATE_ERROR) {
++                              return -EIO;
++                      }
++              } else {
++                      return -ETIMEDOUT;
++              }
++      }
++      return 0;
++}
++
++static int
++cns3xxx_i2c_xfer(struct i2c_adapter *adap, struct i2c_msg *msgs, int num)
++{
++      int i;
++      int ret;
++      for (i = 0; i < num; i++)
++      {
++              ret = cns3xxx_i2c_xfer_msg(adap, &msgs[i]);
++              if (ret < 0) {
++                      return ret;
++              }
++      }
++      return num;
++}
++
++
++static struct i2c_algorithm cns3xxx_i2c_algo = {
++      .master_xfer = cns3xxx_i2c_xfer,
++      .functionality = cns3xxx_i2c_func,
++};
++
++static struct i2c_adapter cns3xxx_i2c_adapter = {
++      .owner = THIS_MODULE,
++      .algo = &cns3xxx_i2c_algo,
++      .algo_data = NULL,
++      .nr = 0,
++      .name = "CNS3xxx I2C 0",
++      .retries = 5,
++};
++
++static void cns3xxx_i2c_adapter_init(struct cns3xxx_i2c *i2c)
++{
++        cns3xxx_pwr_clk_en(1 << PM_CLK_GATE_REG_OFFSET_SPI_PCM_I2C);
++        cns3xxx_pwr_power_up(1 << PM_CLK_GATE_REG_OFFSET_SPI_PCM_I2C);
++        cns3xxx_pwr_soft_rst(1 << PM_CLK_GATE_REG_OFFSET_SPI_PCM_I2C);
++
++      /* Disable the I2C */
++      I2C_CONTROLLER_REG = 0; /* Disabled the I2C */
++
++      //enable SCL and SDA which share pin with GPIOB_PIN_EN(0x18)
++      //GPIOB[12]: SCL
++      //GPIOB[13]: SDA
++      (*(u32*)(CNS3XXX_MISC_BASE_VIRT+0x18)) |= ((1<<12)|(1<<13));
++
++      MISC_IOCDB_CTRL &= ~0x300;
++      MISC_IOCDB_CTRL |= 0x300; //21mA...
++
++      /* Check the Reg Dump when testing */
++      I2C_TIME_OUT_REG =
++          ((((((cns3xxx_cpu_clock()*(1000000/8)) / (2 * CNS3xxx_I2C_CLK)) -
++              1) & 0x3FF) << 8) | (1 << 7) | 0x7F);
++      I2C_TWI_OUT_DLY_REG |= 0x3;
++
++      /* Enable The Interrupt */
++      CNS3xxx_I2C_ENABLE_INTR();
++
++      /* Clear Interrupt Status (0x2 | 0x1) */
++      I2C_INTERRUPT_STATUS_REG |= (I2C_ACTION_DONE_FLAG | I2C_BUS_ERROR_FLAG);
++
++      /* Enable the I2C Controller */
++      CNS3xxx_I2C_ENABLE();
++}
++
++static irqreturn_t cns3xxx_i2c_isr(int irq, void *dev_id)
++{
++      struct cns3xxx_i2c *i2c = dev_id;
++      int i;
++      uint32_t stat = I2C_INTERRUPT_STATUS_REG;
++
++      /* Clear Interrupt */
++      I2C_INTERRUPT_STATUS_REG |= 0x1;
++
++      if (stat & I2C_BUS_ERROR_FLAG) {
++              i2c->state = STATE_ERROR;
++      } else {
++              if (i2c->msg->flags & I2C_M_RD) {
++                      for (i = 0; i <= i2c->rd_wr_len; i++)
++                      {
++                              *i2c->buf++ = ((I2C_READ_DATA_REG >> (8 * i)) & 0xff);
++                      }
++              }
++              i2c->state = STATE_DONE;
++      }
++      wake_up(&i2c->wait);
++      return IRQ_HANDLED;
++}
++
++static int __devinit cns3xxx_i2c_probe(struct platform_device *pdev)
++{
++      struct cns3xxx_i2c *i2c;
++      struct resource *res, *res2;
++      int ret;
++
++      res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
++      if (!res) {
++              printk("%s: IORESOURCE_MEM not defined \n", __FUNCTION__);
++              return -ENODEV;
++      }
++
++      res2 = platform_get_resource(pdev, IORESOURCE_IRQ, 0);
++      if (!res2) {
++              printk("%s: IORESOURCE_IRQ not defined \n", __FUNCTION__);
++              return -ENODEV;
++      }
++
++      i2c = kzalloc(sizeof(*i2c), GFP_KERNEL);
++      if (!i2c)
++              return -ENOMEM;
++
++      if (!request_mem_region(res->start, res->end - res->start + 1,
++                              pdev->name)) {
++              dev_err(&pdev->dev, "Memory region busy\n");
++              ret = -EBUSY;
++              goto request_mem_failed;
++      }
++
++      i2c->base = ioremap(res->start, res->end - res->start + 1);
++      if (!i2c->base) {
++              dev_err(&pdev->dev, "Unable to map registers\n");
++              ret = -EIO;
++              goto map_failed;
++      }
++
++      cns3xxx_i2c_adapter_init(i2c);
++
++      init_waitqueue_head(&i2c->wait);
++      ret = request_irq(res2->start, cns3xxx_i2c_isr, 0, pdev->name, i2c);
++      if (ret) {
++              dev_err(&pdev->dev, "Cannot claim IRQ\n");
++              goto request_irq_failed;
++      }
++
++      platform_set_drvdata(pdev, i2c);
++      i2c->adap = cns3xxx_i2c_adapter;
++      i2c_set_adapdata(&i2c->adap, i2c);
++      i2c->adap.dev.parent = &pdev->dev;
++
++      /* add i2c adapter to i2c tree */
++      ret = i2c_add_numbered_adapter(&i2c->adap);
++      if (ret) {
++              dev_err(&pdev->dev, "Failed to add adapter\n");
++              goto add_adapter_failed;
++      }
++
++      return 0;
++
++      add_adapter_failed:
++      free_irq(res2->start, i2c);
++      request_irq_failed:
++      iounmap(i2c->base);
++      map_failed:
++      release_mem_region(res->start, res->end - res->start + 1);
++      request_mem_failed:
++      kfree(i2c);
++
++      return ret;
++}
++
++static int __devexit cns3xxx_i2c_remove(struct platform_device *pdev)
++{
++      struct cns3xxx_i2c *i2c = platform_get_drvdata(pdev);
++      struct resource *res;
++
++      /* disable i2c logic */
++      CNS3xxx_I2C_DISABLE_INTR();
++      CNS3xxx_I2C_DISABLE();
++      /* remove adapter & data */
++      i2c_del_adapter(&i2c->adap);
++      platform_set_drvdata(pdev, NULL);
++
++      res = platform_get_resource(pdev, IORESOURCE_IRQ, 0);
++      if (res)
++              free_irq(res->start, i2c);
++
++      iounmap(i2c->base);
++
++      res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
++      if (res)
++              release_mem_region(res->start, res->end - res->start + 1);
++
++      kfree(i2c);
++
++      return 0;
++}
++
++#ifdef CONFIG_PM
++#warning "CONFIG_PM defined: suspend and resume not implemented"
++#define cns3xxx_i2c_suspend   NULL
++#define cns3xxx_i2c_resume    NULL
++#else
++#define cns3xxx_i2c_suspend   NULL
++#define cns3xxx_i2c_resume    NULL
++#endif
++
++static struct platform_driver cns3xxx_i2c_driver = {
++      .probe = cns3xxx_i2c_probe,
++      .remove = cns3xxx_i2c_remove,
++      .suspend = cns3xxx_i2c_suspend,
++      .resume = cns3xxx_i2c_resume,
++      .driver = {
++              .owner = THIS_MODULE,
++              .name = "cns3xxx-i2c",
++      },
++};
++
++static int __init cns3xxx_i2c_init(void)
++{
++      return platform_driver_register(&cns3xxx_i2c_driver);
++}
++
++static void __exit cns3xxx_i2c_exit(void)
++{
++      platform_driver_unregister(&cns3xxx_i2c_driver);
++}
++
++module_init(cns3xxx_i2c_init);
++module_exit(cns3xxx_i2c_exit);
++
++MODULE_AUTHOR("Cavium Networks");
++MODULE_DESCRIPTION("Cavium CNS3XXX I2C Controller");
++MODULE_LICENSE("GPL");
diff --git a/target/linux/cns3xxx/patches-3.3/051-cns3xxx_gigabit.patch b/target/linux/cns3xxx/patches-3.3/051-cns3xxx_gigabit.patch
new file mode 100644 (file)
index 0000000..72306d9
--- /dev/null
@@ -0,0 +1,1357 @@
+--- /dev/null
++++ b/drivers/net/ethernet/cavium/cns3xxx_eth.c
+@@ -0,0 +1,1270 @@
++/*
++ * Cavium CNS3xxx Gigabit driver for Linux
++ *
++ * Copyright 2011 Gateworks Corporation
++ *              Chris Lang <clang@gateworks.com>
++ *
++ * This program is free software; you can redistribute it and/or modify it
++ * under the terms of version 2 of the GNU General Public License
++ * as published by the Free Software Foundation.
++ *
++ */
++
++#include <linux/delay.h>
++#include <linux/module.h>
++#include <linux/dma-mapping.h>
++#include <linux/dmapool.h>
++#include <linux/etherdevice.h>
++#include <linux/interrupt.h>
++#include <linux/io.h>
++#include <linux/kernel.h>
++#include <linux/phy.h>
++#include <linux/platform_device.h>
++#include <linux/skbuff.h>
++#include <mach/irqs.h>
++#include <mach/platform.h>
++
++#define DRV_NAME "cns3xxx_eth"
++
++#define RX_DESCS 512
++#define TX_DESCS 512
++#define SKB_DMA_REALIGN ((PAGE_SIZE - NET_SKB_PAD) % SMP_CACHE_BYTES)
++
++#define RX_POOL_ALLOC_SIZE (sizeof(struct rx_desc) * RX_DESCS)
++#define TX_POOL_ALLOC_SIZE (sizeof(struct tx_desc) * TX_DESCS)
++#define REGS_SIZE 336
++#define MAX_MRU       9500
++
++#define NAPI_WEIGHT 64
++
++/* MDIO Defines */
++#define MDIO_CMD_COMPLETE 0x00008000
++#define MDIO_WRITE_COMMAND 0x00002000
++#define MDIO_READ_COMMAND 0x00004000
++#define MDIO_REG_OFFSET 8
++#define MDIO_VALUE_OFFSET 16
++
++/* Descritor Defines */
++#define END_OF_RING 0x40000000
++#define FIRST_SEGMENT 0x20000000
++#define LAST_SEGMENT 0x10000000
++#define FORCE_ROUTE 0x04000000
++#define IP_CHECKSUM 0x00040000
++#define UDP_CHECKSUM 0x00020000
++#define TCP_CHECKSUM 0x00010000
++
++/* Port Config Defines */
++#define PORT_DISABLE 0x00040000
++#define PROMISC_OFFSET 29
++
++/* Global Config Defines */
++#define UNKNOWN_VLAN_TO_CPU 0x02000000
++#define ACCEPT_CRC_PACKET 0x00200000
++#define CRC_STRIPPING 0x00100000
++
++/* VLAN Config Defines */
++#define NIC_MODE 0x00008000
++#define VLAN_UNAWARE 0x00000001
++
++/* DMA AUTO Poll Defines */
++#define TS_POLL_EN 0x00000020
++#define TS_SUSPEND 0x00000010
++#define FS_POLL_EN 0x00000002
++#define FS_SUSPEND 0x00000001
++
++/* DMA Ring Control Defines */
++#define QUEUE_THRESHOLD 0x000000f0
++#define CLR_FS_STATE 0x80000000
++
++struct tx_desc
++{
++      u32 sdp; /* segment data pointer */
++
++      union {
++              struct {
++                      u32 sdl:16; /* segment data length */
++                      u32 tco:1;
++                      u32 uco:1;
++                      u32 ico:1;
++                      u32 rsv_1:3; /* reserve */
++                      u32 pri:3;
++                      u32 fp:1; /* force priority */
++                      u32 fr:1;
++                      u32 interrupt:1;
++                      u32 lsd:1;
++                      u32 fsd:1;
++                      u32 eor:1;
++                      u32 cown:1;
++              };
++              u32 config0;
++      };
++
++      union {
++              struct {
++                      u32 ctv:1;
++                      u32 stv:1;
++                      u32 sid:4;
++                      u32 inss:1;
++                      u32 dels:1;
++                      u32 rsv_2:9;
++                      u32 pmap:5;
++                      u32 mark:3;
++                      u32 ewan:1;
++                      u32 fewan:1;
++                      u32 rsv_3:5;
++              };
++              u32 config1;
++      };
++
++      union {
++              struct {
++                      u32 c_vid:12;
++                      u32 c_cfs:1;
++                      u32 c_pri:3;
++                      u32 s_vid:12;
++                      u32 s_dei:1;
++                      u32 s_pri:3;
++              };
++              u32 config2;
++      };
++
++      u8 alignment[16]; /* for 32 byte */
++};
++
++struct rx_desc
++{
++      u32 sdp; /* segment data pointer */
++
++      union {
++              struct {
++                      u32 sdl:16; /* segment data length */
++                      u32 l4f:1;
++                      u32 ipf:1;
++                      u32 prot:4;
++                      u32 hr:6;
++                      u32 lsd:1;
++                      u32 fsd:1;
++                      u32 eor:1;
++                      u32 cown:1;
++              };
++              u32 config0;
++      };
++
++      union {
++              struct {
++                      u32 ctv:1;
++                      u32 stv:1;
++                      u32 unv:1;
++                      u32 iwan:1;
++                      u32 exdv:1;
++                      u32 e_wan:1;
++                      u32 rsv_1:2;
++                      u32 sp:3;
++                      u32 crc_err:1;
++                      u32 un_eth:1;
++                      u32 tc:2;
++                      u32 rsv_2:1;
++                      u32 ip_offset:5;
++                      u32 rsv_3:11;
++              };
++              u32 config1;
++      };
++
++      union {
++              struct {
++                      u32 c_vid:12;
++                      u32 c_cfs:1;
++                      u32 c_pri:3;
++                      u32 s_vid:12;
++                      u32 s_dei:1;
++                      u32 s_pri:3;
++              };
++              u32 config2;
++      };
++
++      u8 alignment[16]; /* for 32 byte alignment */
++};
++
++struct switch_regs {
++      u32 phy_control;
++      u32 phy_auto_addr;
++      u32 mac_glob_cfg;
++      u32 mac_cfg[4];
++      u32 mac_pri_ctrl[5], __res;
++      u32 etype[2];
++      u32 udp_range[4];
++      u32 prio_etype_udp;
++      u32 prio_ipdscp[8];
++      u32 tc_ctrl;
++      u32 rate_ctrl;
++      u32 fc_glob_thrs;
++      u32 fc_port_thrs;
++      u32 mc_fc_glob_thrs;
++      u32 dc_glob_thrs;
++      u32 arl_vlan_cmd;
++      u32 arl_ctrl[3];
++      u32 vlan_cfg;
++      u32 pvid[2];
++      u32 vlan_ctrl[3];
++      u32 session_id[8];
++      u32 intr_stat;
++      u32 intr_mask;
++      u32 sram_test;
++      u32 mem_queue;
++      u32 farl_ctrl;
++      u32 fc_input_thrs, __res1[2];
++      u32 clk_skew_ctrl;
++      u32 mac_glob_cfg_ext, __res2[2];
++      u32 dma_ring_ctrl;
++      u32 dma_auto_poll_cfg;
++      u32 delay_intr_cfg, __res3;
++      u32 ts_dma_ctrl0;
++      u32 ts_desc_ptr0;
++      u32 ts_desc_base_addr0, __res4;
++      u32 fs_dma_ctrl0;
++      u32 fs_desc_ptr0;
++      u32 fs_desc_base_addr0, __res5;
++      u32 ts_dma_ctrl1;
++      u32 ts_desc_ptr1;
++      u32 ts_desc_base_addr1, __res6;
++      u32 fs_dma_ctrl1;
++      u32 fs_desc_ptr1;
++      u32 fs_desc_base_addr1;
++};
++
++struct _tx_ring {
++      struct tx_desc *desc;
++      dma_addr_t phys_addr;
++      struct tx_desc *cur_addr;
++      struct sk_buff *buff_tab[TX_DESCS];
++      u32 free_index;
++      u32 count_index;
++      u32 cur_index;
++      int num_used;
++      int num_count;
++};
++
++struct _rx_ring {
++      struct rx_desc *desc;
++      dma_addr_t phys_addr;
++      struct rx_desc *cur_addr;
++      struct sk_buff *buff_tab[RX_DESCS];
++      u32 cur_index;
++      u32 alloc_index;
++      int alloc_count;
++};
++
++struct sw {
++      struct resource *mem_res;
++      struct switch_regs __iomem *regs;
++      struct napi_struct napi;
++      struct cns3xxx_plat_info *plat;
++      struct _tx_ring *tx_ring;
++      struct _rx_ring *rx_ring;
++      u32 mtu;
++};
++
++struct port {
++      struct net_device *netdev;
++      struct phy_device *phydev;
++      struct sw *sw;
++      int id;                 /* logical port ID */
++      int speed, duplex;
++      u32 mtu;
++};
++
++static spinlock_t mdio_lock;
++static spinlock_t tx_lock;
++static spinlock_t stat_lock;
++static struct switch_regs __iomem *mdio_regs; /* mdio command and status only */
++struct mii_bus *mdio_bus;
++static int ports_open;
++static struct port *switch_port_tab[3];
++static struct dma_pool *rx_dma_pool;
++static struct dma_pool *tx_dma_pool;
++struct net_device *napi_dev;
++
++static int cns3xxx_mdio_cmd(struct mii_bus *bus, int phy_id, int location,
++                         int write, u16 cmd)
++{
++      int cycles = 0;
++      u32 temp = 0;
++
++      temp = __raw_readl(&mdio_regs->phy_control);
++      temp |= MDIO_CMD_COMPLETE;
++      __raw_writel(temp, &mdio_regs->phy_control);
++      udelay(10);
++
++      if (write) {
++              temp = (cmd << MDIO_VALUE_OFFSET);
++              temp |= MDIO_WRITE_COMMAND;
++      } else {
++              temp = MDIO_READ_COMMAND;
++      }
++      temp |= ((location & 0x1f) << MDIO_REG_OFFSET);
++      temp |= (phy_id & 0x1f);
++
++      __raw_writel(temp, &mdio_regs->phy_control);
++
++      while (((__raw_readl(&mdio_regs->phy_control) & MDIO_CMD_COMPLETE) == 0)
++                      && cycles < 5000) {
++              udelay(1);
++              cycles++;
++      }
++
++      if (cycles == 5000) {
++              printk(KERN_ERR "%s #%i: MII transaction failed\n", bus->name,
++                     phy_id);
++              return -1;
++      }
++
++      temp = __raw_readl(&mdio_regs->phy_control);
++      temp |= MDIO_CMD_COMPLETE;
++      __raw_writel(temp, &mdio_regs->phy_control);
++
++      if (write)
++              return 0;
++
++      return ((temp >> MDIO_VALUE_OFFSET) & 0xFFFF);
++}
++
++static int cns3xxx_mdio_read(struct mii_bus *bus, int phy_id, int location)
++{
++      unsigned long flags;
++      int ret;
++
++      spin_lock_irqsave(&mdio_lock, flags);
++      ret = cns3xxx_mdio_cmd(bus, phy_id, location, 0, 0);
++      spin_unlock_irqrestore(&mdio_lock, flags);
++      return ret;
++}
++
++static int cns3xxx_mdio_write(struct mii_bus *bus, int phy_id, int location,
++                           u16 val)
++{
++      unsigned long flags;
++      int ret;
++
++      spin_lock_irqsave(&mdio_lock, flags);
++      ret = cns3xxx_mdio_cmd(bus, phy_id, location, 1, val);
++      spin_unlock_irqrestore(&mdio_lock, flags);
++      return ret;
++}
++
++static int cns3xxx_mdio_register(void)
++{
++      int err;
++
++      if (!(mdio_bus = mdiobus_alloc()))
++              return -ENOMEM;
++
++      mdio_regs = (struct switch_regs __iomem *)CNS3XXX_SWITCH_BASE_VIRT;
++
++      spin_lock_init(&mdio_lock);
++      mdio_bus->name = "CNS3xxx MII Bus";
++      mdio_bus->read = &cns3xxx_mdio_read;
++      mdio_bus->write = &cns3xxx_mdio_write;
++      strcpy(mdio_bus->id, "0");
++
++      if ((err = mdiobus_register(mdio_bus)))
++              mdiobus_free(mdio_bus);
++      return err;
++}
++
++static void cns3xxx_mdio_remove(void)
++{
++      mdiobus_unregister(mdio_bus);
++      mdiobus_free(mdio_bus);
++}
++
++static void cns3xxx_adjust_link(struct net_device *dev)
++{
++      struct port *port = netdev_priv(dev);
++      struct phy_device *phydev = port->phydev;
++
++      if (!phydev->link) {
++              if (port->speed) {
++                      port->speed = 0;
++                      printk(KERN_INFO "%s: link down\n", dev->name);
++              }
++              return;
++      }
++
++      if (port->speed == phydev->speed && port->duplex == phydev->duplex)
++              return;
++
++      port->speed = phydev->speed;
++      port->duplex = phydev->duplex;
++
++      printk(KERN_INFO "%s: link up, speed %u Mb/s, %s duplex\n",
++             dev->name, port->speed, port->duplex ? "full" : "half");
++}
++
++irqreturn_t eth_rx_irq(int irq, void *pdev)
++{
++      struct net_device *dev = pdev;
++      struct sw *sw = netdev_priv(dev);
++      if (likely(napi_schedule_prep(&sw->napi))) {
++              disable_irq_nosync(IRQ_CNS3XXX_SW_R0RXC);
++              __napi_schedule(&sw->napi);
++      }
++      return (IRQ_HANDLED);
++}
++
++static void cns3xxx_alloc_rx_buf(struct sw *sw, int received)
++{
++      struct _rx_ring *rx_ring = sw->rx_ring;
++      unsigned int i = rx_ring->alloc_index;
++      struct rx_desc *desc;
++      struct sk_buff *skb;
++      u32 mtu = sw->mtu;
++
++      rx_ring->alloc_count += received;
++
++      for (received = rx_ring->alloc_count; received > 0; received--) {
++              desc = &(rx_ring)->desc[i];
++
++              if ((skb = dev_alloc_skb(mtu))) {
++                      if (SKB_DMA_REALIGN)
++                              skb_reserve(skb, SKB_DMA_REALIGN);
++                      skb_reserve(skb, NET_IP_ALIGN);
++                      desc->sdp = dma_map_single(NULL, skb->data,
++                                  mtu, DMA_FROM_DEVICE);
++                      if (dma_mapping_error(NULL, desc->sdp)) {
++                              dev_kfree_skb(skb);
++                              /* Failed to map, better luck next time */
++                              goto out;;
++                      }
++              } else {
++                      /* Failed to allocate skb, try again next time */
++                      goto out;
++              }
++
++              /* put the new buffer on RX-free queue */
++              rx_ring->buff_tab[i] = skb;
++
++              if (++i == RX_DESCS) {
++                      i = 0;
++                      desc->config0 = END_OF_RING | FIRST_SEGMENT |
++                                      LAST_SEGMENT | mtu;
++              } else {
++                      desc->config0 = FIRST_SEGMENT | LAST_SEGMENT | mtu;
++              }
++      }
++out:
++      rx_ring->alloc_count = received;
++      rx_ring->alloc_index = i;
++}
++
++static void update_tx_stats(struct sw *sw)
++{
++      struct _tx_ring *tx_ring = sw->tx_ring;
++      struct tx_desc *desc;
++      struct tx_desc *next_desc;
++      struct sk_buff *skb;
++      int i;
++      int index;
++      int num_count;
++
++      spin_lock_bh(&stat_lock);
++
++      num_count = tx_ring->num_count;
++
++      if (!num_count) {
++              spin_unlock_bh(&stat_lock);
++              return;
++      }
++
++      index = tx_ring->count_index;
++      desc = &(tx_ring)->desc[index];
++      for (i = 0; i < num_count; i++) {
++              skb = tx_ring->buff_tab[index];
++              if (desc->cown) {
++                      tx_ring->buff_tab[index] = 0;
++                      if (unlikely(++index == TX_DESCS)) index = 0;
++                      next_desc = &(tx_ring)->desc[index];
++                      prefetch(next_desc + 4);
++                      if (likely(skb)) {
++                              skb->dev->stats.tx_packets++;
++                              skb->dev->stats.tx_bytes += skb->len;
++                              dev_kfree_skb_any(skb);
++                      }
++                      desc = next_desc;
++              } else {
++                      break;
++              }
++      }
++      tx_ring->num_count -= i;
++      tx_ring->count_index = index;
++
++      spin_unlock_bh(&stat_lock);
++}
++
++static void clear_tx_desc(struct sw *sw)
++{
++      struct _tx_ring *tx_ring = sw->tx_ring;
++      struct tx_desc *desc;
++      struct tx_desc *next_desc;
++      int i;
++      int index;
++      int num_used = tx_ring->num_used - tx_ring->num_count;
++
++      if (num_used < (TX_DESCS >> 1))
++              return;
++
++      index = tx_ring->free_index;
++      desc = &(tx_ring)->desc[index];
++      for (i = 0; i < num_used; i++) {
++              if (desc->cown) {
++                      if (unlikely(++index == TX_DESCS)) index = 0;
++                      next_desc = &(tx_ring)->desc[index];
++                      prefetch(next_desc);
++                      prefetch(next_desc + 4);
++                      if (likely(desc->sdp))
++                              dma_unmap_single(NULL, desc->sdp,
++                                      desc->sdl, DMA_TO_DEVICE);
++                      desc = next_desc;
++              } else {
++                      break;
++              }
++      }
++      tx_ring->free_index = index;
++      tx_ring->num_used -= i;
++}
++
++static int eth_poll(struct napi_struct *napi, int budget)
++{
++      struct sw *sw = container_of(napi, struct sw, napi);
++      struct net_device *dev;
++      struct _rx_ring *rx_ring = sw->rx_ring;
++      int received = 0;
++      unsigned int length;
++      unsigned int i = rx_ring->cur_index;
++      struct rx_desc *next_desc;
++      struct rx_desc *desc = &(rx_ring)->desc[i];
++      int port_id;
++
++      while (desc->cown) {
++              struct sk_buff *skb;
++
++              if (received >= budget)
++                      break;
++
++              skb = rx_ring->buff_tab[i];
++
++              if (++i == RX_DESCS) i = 0;
++              next_desc = &(rx_ring)->desc[i];
++              prefetch(next_desc);
++
++              port_id = desc->sp;
++              if (port_id == 4)
++                      dev = switch_port_tab[2]->netdev;
++              else
++                      dev = switch_port_tab[port_id]->netdev;
++
++              length = desc->sdl;
++              /* process received frame */
++              dma_unmap_single(&dev->dev, desc->sdp,
++                               length, DMA_FROM_DEVICE);
++
++              skb_put(skb, length);
++
++              skb->dev = dev;
++              skb->protocol = eth_type_trans(skb, dev);
++
++              dev->stats.rx_packets++;
++              dev->stats.rx_bytes += length;
++
++              switch (desc->prot) {
++                      case 1:
++                      case 2:
++                      case 5:
++                      case 6:
++                      case 13:
++                      case 14:
++                              if (desc->l4f)
++                                      skb->ip_summed = CHECKSUM_NONE;
++                              else
++                                      skb->ip_summed = CHECKSUM_UNNECESSARY;
++                      break;
++                      default:
++                              skb->ip_summed = CHECKSUM_NONE;
++                      break;
++              }
++
++              napi_gro_receive(napi, skb);
++
++              received++;
++              desc = next_desc;
++      }
++
++      cns3xxx_alloc_rx_buf(sw, received);
++      rx_ring->cur_index = i;
++
++      if (received != budget) {
++              napi_complete(napi);
++              enable_irq(IRQ_CNS3XXX_SW_R0RXC);
++      }
++
++      return received;
++}
++
++static int eth_xmit(struct sk_buff *skb, struct net_device *dev)
++{
++      struct port *port = netdev_priv(dev);
++      struct sw *sw = port->sw;
++      struct _tx_ring *tx_ring = sw->tx_ring;
++      struct tx_desc *tx_desc;
++      int index;
++      int len = skb->len;
++      char pmap = (1 << port->id);
++
++      if (pmap == 8)
++              pmap = (1 << 4);
++
++      if (unlikely(len > sw->mtu)) {
++              dev_kfree_skb(skb);
++              dev->stats.tx_errors++;
++              return NETDEV_TX_OK;
++      }
++
++      update_tx_stats(sw);
++
++      spin_lock_bh(&tx_lock);
++
++      clear_tx_desc(sw);
++
++      if (unlikely(tx_ring->num_used == TX_DESCS)) {
++              spin_unlock_bh(&tx_lock);
++              return NETDEV_TX_BUSY;
++      }
++
++      index = tx_ring->cur_index;
++
++      if (unlikely(++tx_ring->cur_index == TX_DESCS))
++              tx_ring->cur_index = 0;
++
++      tx_ring->num_used++;
++      tx_ring->num_count++;
++
++      spin_unlock_bh(&tx_lock);
++
++      tx_desc = &(tx_ring)->desc[index];
++
++      tx_desc->sdp = dma_map_single(NULL, skb->data, len,
++                                    DMA_TO_DEVICE);
++
++      if (dma_mapping_error(NULL, tx_desc->sdp)) {
++              dev_kfree_skb(skb);
++              dev->stats.tx_errors++;
++              return NETDEV_TX_OK;
++      }
++
++      tx_desc->pmap = pmap;
++      tx_ring->buff_tab[index] = skb;
++
++      if (index == TX_DESCS - 1) {
++              tx_desc->config0 = END_OF_RING | FIRST_SEGMENT | LAST_SEGMENT |
++                                 FORCE_ROUTE | IP_CHECKSUM | UDP_CHECKSUM |
++                                 TCP_CHECKSUM | len;
++      } else {
++              tx_desc->config0 = FIRST_SEGMENT | LAST_SEGMENT |
++                                 FORCE_ROUTE | IP_CHECKSUM | UDP_CHECKSUM |
++                                 TCP_CHECKSUM | len;
++      }
++
++      return NETDEV_TX_OK;
++}
++
++static int eth_ioctl(struct net_device *dev, struct ifreq *req, int cmd)
++{
++      struct port *port = netdev_priv(dev);
++
++      if (!netif_running(dev))
++              return -EINVAL;
++      return phy_mii_ioctl(port->phydev, req, cmd);
++}
++
++/* ethtool support */
++
++static void cns3xxx_get_drvinfo(struct net_device *dev,
++                             struct ethtool_drvinfo *info)
++{
++      strcpy(info->driver, DRV_NAME);
++      strcpy(info->bus_info, "internal");
++}
++
++static int cns3xxx_get_settings(struct net_device *dev, struct ethtool_cmd *cmd)
++{
++      struct port *port = netdev_priv(dev);
++      return phy_ethtool_gset(port->phydev, cmd);
++}
++
++static int cns3xxx_set_settings(struct net_device *dev, struct ethtool_cmd *cmd)
++{
++      struct port *port = netdev_priv(dev);
++      return phy_ethtool_sset(port->phydev, cmd);
++}
++
++static int cns3xxx_nway_reset(struct net_device *dev)
++{
++      struct port *port = netdev_priv(dev);
++      return phy_start_aneg(port->phydev);
++}
++
++static struct ethtool_ops cns3xxx_ethtool_ops = {
++      .get_drvinfo = cns3xxx_get_drvinfo,
++      .get_settings = cns3xxx_get_settings,
++      .set_settings = cns3xxx_set_settings,
++      .nway_reset = cns3xxx_nway_reset,
++      .get_link = ethtool_op_get_link,
++};
++
++
++static int init_rings(struct sw *sw)
++{
++      int i;
++      struct _rx_ring *rx_ring = sw->rx_ring;
++      struct _tx_ring *tx_ring = sw->tx_ring;
++
++      __raw_writel(0, &sw->regs->fs_dma_ctrl0);
++      __raw_writel(TS_SUSPEND | FS_SUSPEND, &sw->regs->dma_auto_poll_cfg);
++      __raw_writel(QUEUE_THRESHOLD, &sw->regs->dma_ring_ctrl);
++      __raw_writel(CLR_FS_STATE | QUEUE_THRESHOLD, &sw->regs->dma_ring_ctrl);
++
++      __raw_writel(QUEUE_THRESHOLD, &sw->regs->dma_ring_ctrl);
++
++      if (!(rx_dma_pool = dma_pool_create(DRV_NAME, NULL,
++                                          RX_POOL_ALLOC_SIZE, 32, 0)))
++              return -ENOMEM;
++
++      if (!(rx_ring->desc = dma_pool_alloc(rx_dma_pool, GFP_KERNEL,
++                                            &rx_ring->phys_addr)))
++              return -ENOMEM;
++      memset(rx_ring->desc, 0, RX_POOL_ALLOC_SIZE);
++
++      /* Setup RX buffers */
++      for (i = 0; i < RX_DESCS; i++) {
++              struct rx_desc *desc = &(rx_ring)->desc[i];
++              struct sk_buff *skb;
++              if (!(skb = dev_alloc_skb(sw->mtu)))
++                      return -ENOMEM;
++              if (SKB_DMA_REALIGN)
++                      skb_reserve(skb, SKB_DMA_REALIGN);
++              skb_reserve(skb, NET_IP_ALIGN);
++              desc->sdl = sw->mtu;
++              if (i == (RX_DESCS - 1))
++                      desc->eor = 1;
++              desc->fsd = 1;
++              desc->lsd = 1;
++
++              desc->sdp = dma_map_single(NULL, skb->data,
++                                          sw->mtu, DMA_FROM_DEVICE);
++              if (dma_mapping_error(NULL, desc->sdp)) {
++                      return -EIO;
++              }
++              rx_ring->buff_tab[i] = skb;
++              desc->cown = 0;
++      }
++      __raw_writel(rx_ring->phys_addr, &sw->regs->fs_desc_ptr0);
++      __raw_writel(rx_ring->phys_addr, &sw->regs->fs_desc_base_addr0);
++
++      if (!(tx_dma_pool = dma_pool_create(DRV_NAME, NULL,
++                                          TX_POOL_ALLOC_SIZE, 32, 0)))
++              return -ENOMEM;
++
++      if (!(tx_ring->desc = dma_pool_alloc(tx_dma_pool, GFP_KERNEL,
++                                            &tx_ring->phys_addr)))
++              return -ENOMEM;
++      memset(tx_ring->desc, 0, TX_POOL_ALLOC_SIZE);
++
++      /* Setup TX buffers */
++      for (i = 0; i < TX_DESCS; i++) {
++              struct tx_desc *desc = &(tx_ring)->desc[i];
++              tx_ring->buff_tab[i] = 0;
++
++              if (i == (TX_DESCS - 1))
++                      desc->eor = 1;
++              desc->cown = 1;
++      }
++      __raw_writel(tx_ring->phys_addr, &sw->regs->ts_desc_ptr0);
++      __raw_writel(tx_ring->phys_addr, &sw->regs->ts_desc_base_addr0);
++
++      return 0;
++}
++
++static void destroy_rings(struct sw *sw)
++{
++      int i;
++      if (sw->rx_ring->desc) {
++              for (i = 0; i < RX_DESCS; i++) {
++                      struct _rx_ring *rx_ring = sw->rx_ring;
++                      struct rx_desc *desc = &(rx_ring)->desc[i];
++                      struct sk_buff *skb = sw->rx_ring->buff_tab[i];
++                      if (skb) {
++                              dma_unmap_single(NULL,
++                                               desc->sdp,
++                                               sw->mtu, DMA_FROM_DEVICE);
++                              dev_kfree_skb(skb);
++                      }
++              }
++              dma_pool_free(rx_dma_pool, sw->rx_ring->desc, sw->rx_ring->phys_addr);
++              dma_pool_destroy(rx_dma_pool);
++              rx_dma_pool = 0;
++              sw->rx_ring->desc = 0;
++      }
++      if (sw->tx_ring->desc) {
++              for (i = 0; i < TX_DESCS; i++) {
++                      struct _tx_ring *tx_ring = sw->tx_ring;
++                      struct tx_desc *desc = &(tx_ring)->desc[i];
++                      struct sk_buff *skb = sw->tx_ring->buff_tab[i];
++                      if (skb) {
++                              dma_unmap_single(NULL, desc->sdp,
++                                      skb->len, DMA_TO_DEVICE);
++                              dev_kfree_skb(skb);
++                      }
++              }
++              dma_pool_free(tx_dma_pool, sw->tx_ring->desc, sw->tx_ring->phys_addr);
++              dma_pool_destroy(tx_dma_pool);
++              tx_dma_pool = 0;
++              sw->tx_ring->desc = 0;
++      }
++}
++
++static int eth_open(struct net_device *dev)
++{
++      struct port *port = netdev_priv(dev);
++      struct sw *sw = port->sw;
++      u32 temp;
++
++      port->speed = 0;        /* force "link up" message */
++      phy_start(port->phydev);
++
++      netif_start_queue(dev);
++
++      if (!ports_open) {
++              request_irq(IRQ_CNS3XXX_SW_R0RXC, eth_rx_irq, IRQF_SHARED, "gig_switch", napi_dev);
++              napi_enable(&sw->napi);
++              netif_start_queue(napi_dev);
++              //enable_irq(IRQ_CNS3XXX_SW_R0RXC);
++
++              temp = __raw_readl(&sw->regs->mac_cfg[2]);
++              temp &= ~(PORT_DISABLE);
++              __raw_writel(temp, &sw->regs->mac_cfg[2]);
++
++              temp = __raw_readl(&sw->regs->dma_auto_poll_cfg);
++              temp &= ~(TS_SUSPEND | FS_SUSPEND);
++              __raw_writel(temp, &sw->regs->dma_auto_poll_cfg);
++
++              __raw_writel((TS_POLL_EN | FS_POLL_EN), &sw->regs->dma_auto_poll_cfg);
++      }
++      temp = __raw_readl(&sw->regs->mac_cfg[port->id]);
++      temp &= ~(PORT_DISABLE);
++      __raw_writel(temp, &sw->regs->mac_cfg[port->id]);
++
++      ports_open++;
++      netif_carrier_on(dev);
++
++      return 0;
++}
++
++static int eth_close(struct net_device *dev)
++{
++      struct port *port = netdev_priv(dev);
++      struct sw *sw = port->sw;
++      u32 temp;
++
++      ports_open--;
++
++      temp = __raw_readl(&sw->regs->mac_cfg[port->id]);
++      temp |= (PORT_DISABLE);
++      __raw_writel(temp, &sw->regs->mac_cfg[port->id]);
++
++      netif_stop_queue(dev);
++
++      phy_stop(port->phydev);
++
++      if (!ports_open) {
++              disable_irq(IRQ_CNS3XXX_SW_R0RXC);
++              free_irq(IRQ_CNS3XXX_SW_R0RXC, napi_dev);
++              napi_disable(&sw->napi);
++              netif_stop_queue(napi_dev);
++              temp = __raw_readl(&sw->regs->mac_cfg[2]);
++              temp |= (PORT_DISABLE);
++              __raw_writel(temp, &sw->regs->mac_cfg[2]);
++
++              __raw_writel(TS_SUSPEND | FS_SUSPEND,
++                           &sw->regs->dma_auto_poll_cfg);
++      }
++
++      netif_carrier_off(dev);
++      return 0;
++}
++
++static void eth_rx_mode(struct net_device *dev)
++{
++      struct port *port = netdev_priv(dev);
++      struct sw *sw = port->sw;
++      u32 temp;
++
++      temp = __raw_readl(&sw->regs->mac_glob_cfg);
++
++      if (dev->flags & IFF_PROMISC) {
++              if (port->id == 3)
++                      temp |= ((1 << 2) << PROMISC_OFFSET);
++              else
++                      temp |= ((1 << port->id) << PROMISC_OFFSET);
++      } else {
++              if (port->id == 3)
++                      temp &= ~((1 << 2) << PROMISC_OFFSET);
++              else
++                      temp &= ~((1 << port->id) << PROMISC_OFFSET);
++      }
++      __raw_writel(temp, &sw->regs->mac_glob_cfg);
++}
++
++static int eth_set_mac(struct net_device *netdev, void *p)
++{
++      struct port *port = netdev_priv(netdev);
++      struct sw *sw = port->sw;
++      struct sockaddr *addr = p;
++      u32 cycles = 0;
++
++      if (!is_valid_ether_addr(addr->sa_data))
++              return -EADDRNOTAVAIL;
++
++      /* Invalidate old ARL Entry */
++      if (port->id == 3)
++              __raw_writel((port->id << 16) | (0x4 << 9), &sw->regs->arl_ctrl[0]);
++      else
++              __raw_writel(((port->id + 1) << 16) | (0x4 << 9), &sw->regs->arl_ctrl[0]);
++      __raw_writel( ((netdev->dev_addr[0] << 24) | (netdev->dev_addr[1] << 16) |
++                      (netdev->dev_addr[2] << 8) | (netdev->dev_addr[3])),
++                      &sw->regs->arl_ctrl[1]);
++
++      __raw_writel( ((netdev->dev_addr[4] << 24) | (netdev->dev_addr[5] << 16) |
++                      (1 << 1)),
++                      &sw->regs->arl_ctrl[2]);
++      __raw_writel((1 << 19), &sw->regs->arl_vlan_cmd);
++
++      while (((__raw_readl(&sw->regs->arl_vlan_cmd) & (1 << 21)) == 0)
++                      && cycles < 5000) {
++              udelay(1);
++              cycles++;
++      }
++
++      cycles = 0;
++      memcpy(netdev->dev_addr, addr->sa_data, netdev->addr_len);
++
++      if (port->id == 3)
++              __raw_writel((port->id << 16) | (0x4 << 9), &sw->regs->arl_ctrl[0]);
++      else
++              __raw_writel(((port->id + 1) << 16) | (0x4 << 9), &sw->regs->arl_ctrl[0]);
++      __raw_writel( ((addr->sa_data[0] << 24) | (addr->sa_data[1] << 16) |
++                      (addr->sa_data[2] << 8) | (addr->sa_data[3])),
++                      &sw->regs->arl_ctrl[1]);
++
++      __raw_writel( ((addr->sa_data[4] << 24) | (addr->sa_data[5] << 16) |
++                      (7 << 4) | (1 << 1)), &sw->regs->arl_ctrl[2]);
++      __raw_writel((1 << 19), &sw->regs->arl_vlan_cmd);
++
++      while (((__raw_readl(&sw->regs->arl_vlan_cmd) & (1 << 21)) == 0)
++              && cycles < 5000) {
++              udelay(1);
++              cycles++;
++      }
++      return 0;
++}
++
++static int cns3xxx_change_mtu(struct net_device *netdev, int new_mtu)
++{
++      struct port *port = netdev_priv(netdev);
++      struct sw *sw = port->sw;
++      u32 temp;
++      int i;
++      struct _rx_ring *rx_ring = sw->rx_ring;
++      struct rx_desc *desc;
++      struct sk_buff *skb;
++
++      if (new_mtu > MAX_MRU)
++              return -EINVAL;
++
++      netdev->mtu = new_mtu;
++
++      new_mtu += 36 + SKB_DMA_REALIGN;
++      port->mtu = new_mtu;
++
++      new_mtu = 0;
++      for (i = 0; i < 3; i++) {
++              if (switch_port_tab[i]) {
++                      if (switch_port_tab[i]->mtu > new_mtu)
++                              new_mtu = switch_port_tab[i]->mtu;
++              }
++      }
++
++
++      if (new_mtu == sw->mtu)
++              return 0;
++
++      disable_irq(IRQ_CNS3XXX_SW_R0RXC);
++
++      sw->mtu = new_mtu;
++
++      /* Disable DMA */
++      __raw_writel(TS_SUSPEND | FS_SUSPEND, &sw->regs->dma_auto_poll_cfg);
++
++      for (i = 0; i < RX_DESCS; i++) {
++              desc = &(rx_ring)->desc[i];
++              /* Check if we own it, if we do, it will get set correctly
++               * when it is re-used */
++              if (!desc->cown) {
++                      skb = rx_ring->buff_tab[i];
++                      dma_unmap_single(NULL, desc->sdp, desc->sdl,
++                                       DMA_FROM_DEVICE);
++                      dev_kfree_skb(skb);
++
++                      if ((skb = dev_alloc_skb(new_mtu))) {
++                              if (SKB_DMA_REALIGN)
++                                      skb_reserve(skb, SKB_DMA_REALIGN);
++                              skb_reserve(skb, NET_IP_ALIGN);
++                              desc->sdp = dma_map_single(NULL, skb->data,
++                                          new_mtu, DMA_FROM_DEVICE);
++                              if (dma_mapping_error(NULL, desc->sdp)) {
++                                      dev_kfree_skb(skb);
++                                      skb = NULL;
++                              }
++                      }
++
++                      /* put the new buffer on RX-free queue */
++                      rx_ring->buff_tab[i] = skb;
++
++                      if (i == RX_DESCS - 1)
++                              desc->config0 = END_OF_RING | FIRST_SEGMENT |
++                                              LAST_SEGMENT | new_mtu;
++                      else
++                              desc->config0 = FIRST_SEGMENT |
++                                              LAST_SEGMENT | new_mtu;
++              }
++      }
++
++      /* Re-ENABLE DMA */
++      temp = __raw_readl(&sw->regs->dma_auto_poll_cfg);
++      temp &= ~(TS_SUSPEND | FS_SUSPEND);
++      __raw_writel(temp, &sw->regs->dma_auto_poll_cfg);
++
++      __raw_writel((TS_POLL_EN | FS_POLL_EN), &sw->regs->dma_auto_poll_cfg);
++
++      enable_irq(IRQ_CNS3XXX_SW_R0RXC);
++
++      return 0;
++}
++
++static const struct net_device_ops cns3xxx_netdev_ops = {
++      .ndo_open = eth_open,
++      .ndo_stop = eth_close,
++      .ndo_start_xmit = eth_xmit,
++      .ndo_set_rx_mode = eth_rx_mode,
++      .ndo_do_ioctl = eth_ioctl,
++      .ndo_change_mtu = cns3xxx_change_mtu,
++      .ndo_set_mac_address = eth_set_mac,
++      .ndo_validate_addr = eth_validate_addr,
++};
++
++static int __devinit eth_init_one(struct platform_device *pdev)
++{
++      int i;
++      struct port *port;
++      struct sw *sw;
++      struct net_device *dev;
++      struct cns3xxx_plat_info *plat = pdev->dev.platform_data;
++      u32 regs_phys;
++      char phy_id[MII_BUS_ID_SIZE + 3];
++      int err;
++      u32 temp;
++
++      spin_lock_init(&tx_lock);
++      spin_lock_init(&stat_lock);
++
++      if (!(napi_dev = alloc_etherdev(sizeof(struct sw))))
++              return -ENOMEM;
++      strcpy(napi_dev->name, "switch%d");
++
++      SET_NETDEV_DEV(napi_dev, &pdev->dev);
++      sw = netdev_priv(napi_dev);
++      memset(sw, 0, sizeof(struct sw));
++      sw->regs = (struct switch_regs __iomem *)CNS3XXX_SWITCH_BASE_VIRT;
++      regs_phys = CNS3XXX_SWITCH_BASE;
++      sw->mem_res = request_mem_region(regs_phys, REGS_SIZE, napi_dev->name);
++      if (!sw->mem_res) {
++              err = -EBUSY;
++              goto err_free;
++      }
++
++      sw->mtu = 1536 + SKB_DMA_REALIGN;
++
++      for (i = 0; i < 4; i++) {
++              temp = __raw_readl(&sw->regs->mac_cfg[i]);
++              temp |= (PORT_DISABLE) | 0x80000000;
++              __raw_writel(temp, &sw->regs->mac_cfg[i]);
++      }
++
++      temp = PORT_DISABLE;
++      __raw_writel(temp, &sw->regs->mac_cfg[2]);
++
++      temp = __raw_readl(&sw->regs->vlan_cfg);
++      temp |= NIC_MODE | VLAN_UNAWARE;
++      __raw_writel(temp, &sw->regs->vlan_cfg);
++
++      __raw_writel(UNKNOWN_VLAN_TO_CPU | ACCEPT_CRC_PACKET |
++                   CRC_STRIPPING, &sw->regs->mac_glob_cfg);
++
++      if (!(sw->rx_ring = kmalloc(sizeof(struct _rx_ring), GFP_KERNEL))) {
++              err = -ENOMEM;
++              goto err_free;
++      }
++      memset(sw->rx_ring, 0, sizeof(struct _rx_ring));
++
++      if (!(sw->tx_ring = kmalloc(sizeof(struct _tx_ring), GFP_KERNEL))) {
++              err = -ENOMEM;
++              goto err_free_rx;
++      }
++      memset(sw->tx_ring, 0, sizeof(struct _tx_ring));
++
++      if ((err = init_rings(sw)) != 0) {
++              destroy_rings(sw);
++              err = -ENOMEM;
++              goto err_free_rings;
++      }
++      platform_set_drvdata(pdev, napi_dev);
++
++      netif_napi_add(napi_dev, &sw->napi, eth_poll, NAPI_WEIGHT);
++
++      for (i = 0; i < 3; i++) {
++              if (!(plat->ports & (1 << i))) {
++                      continue;
++              }
++
++              if (!(dev = alloc_etherdev(sizeof(struct port)))) {
++                      goto free_ports;
++              }
++
++              //SET_NETDEV_DEV(dev, &pdev->dev);
++              port = netdev_priv(dev);
++              port->netdev = dev;
++              if (i == 2)
++                      port->id = 3;
++              else
++                      port->id = i;
++              port->sw = sw;
++              port->mtu = sw->mtu;
++
++              temp = __raw_readl(&sw->regs->mac_cfg[port->id]);
++              temp |= (PORT_DISABLE);
++              __raw_writel(temp, &sw->regs->mac_cfg[port->id]);
++
++              dev->netdev_ops = &cns3xxx_netdev_ops;
++              dev->ethtool_ops = &cns3xxx_ethtool_ops;
++              dev->tx_queue_len = 1000;
++              dev->features = NETIF_F_HW_CSUM;
++
++              dev->vlan_features = NETIF_F_HW_CSUM;
++
++              switch_port_tab[i] = port;
++              memcpy(dev->dev_addr, &plat->hwaddr[i], ETH_ALEN);
++
++              snprintf(phy_id, MII_BUS_ID_SIZE + 3, PHY_ID_FMT, "0", plat->phy[i]);
++              port->phydev = phy_connect(dev, phy_id, &cns3xxx_adjust_link, 0,
++                      PHY_INTERFACE_MODE_RGMII);
++              if ((err = IS_ERR(port->phydev))) {
++                      switch_port_tab[i] = 0;
++                      free_netdev(dev);
++                      goto free_ports;
++              }
++
++              port->phydev->irq = PHY_POLL;
++
++              if ((err = register_netdev(dev))) {
++                      phy_disconnect(port->phydev);
++                      switch_port_tab[i] = 0;
++                      free_netdev(dev);
++                      goto free_ports;
++              }
++
++              printk(KERN_INFO "%s: RGMII PHY %i on cns3xxx Switch\n", dev->name, plat->phy[i]);
++              netif_carrier_off(dev);
++              dev = 0;
++      }
++
++      return 0;
++
++free_ports:
++      err = -ENOMEM;
++      for (--i; i >= 0; i--) {
++              if (switch_port_tab[i]) {
++                      port = switch_port_tab[i];
++                      dev = port->netdev;
++                      unregister_netdev(dev);
++                      phy_disconnect(port->phydev);
++                      switch_port_tab[i] = 0;
++                      free_netdev(dev);
++              }
++      }
++err_free_rings:
++      kfree(sw->tx_ring);
++err_free_rx:
++      kfree(sw->rx_ring);
++err_free:
++      free_netdev(napi_dev);
++      return err;
++}
++
++static int __devexit eth_remove_one(struct platform_device *pdev)
++{
++      struct net_device *dev = platform_get_drvdata(pdev);
++      struct sw *sw = netdev_priv(dev);
++      int i;
++      destroy_rings(sw);
++
++      for (i = 2; i >= 0; i--) {
++              if (switch_port_tab[i]) {
++                      struct port *port = switch_port_tab[i];
++                      struct net_device *dev = port->netdev;
++                      unregister_netdev(dev);
++                      phy_disconnect(port->phydev);
++                      switch_port_tab[i] = 0;
++                      free_netdev(dev);
++              }
++      }
++
++      release_resource(sw->mem_res);
++      free_netdev(napi_dev);
++      return 0;
++}
++
++static struct platform_driver cns3xxx_eth_driver = {
++      .driver.name    = DRV_NAME,
++      .probe          = eth_init_one,
++      .remove         = eth_remove_one,
++};
++
++static int __init eth_init_module(void)
++{
++      int err;
++      if ((err = cns3xxx_mdio_register()))
++              return err;
++      return platform_driver_register(&cns3xxx_eth_driver);
++}
++
++static void __exit eth_cleanup_module(void)
++{
++      platform_driver_unregister(&cns3xxx_eth_driver);
++      cns3xxx_mdio_remove();
++}
++
++module_init(eth_init_module);
++module_exit(eth_cleanup_module);
++
++MODULE_AUTHOR("Chris Lang");
++MODULE_DESCRIPTION("Cavium CNS3xxx Ethernet driver");
++MODULE_LICENSE("GPL v2");
++MODULE_ALIAS("platform:cns3xxx_eth");
+--- /dev/null
++++ b/arch/arm/mach-cns3xxx/include/mach/platform.h
+@@ -0,0 +1,26 @@
++/*
++ * arch/arm/mach-cns3xxx/include/mach/platform.h
++ *
++ * Copyright 2011 Gateworks Corporation
++ *              Chris Lang <clang@gateworks.com
++ *
++ * This file is free software; you can redistribute it and/or modify
++ * it under the terms of the GNU General Public License, Version 2, as
++ * published by the Free Software Foundation.
++ *
++ */
++
++#ifndef __ASM_ARCH_PLATFORM_H
++#define __ASM_ARCH_PLATFORM_H
++
++#ifndef __ASSEMBLY__
++
++/* Information about built-in Ethernet MAC interfaces */
++struct cns3xxx_plat_info {
++      u8 ports; /* Bitmap of enabled Ports */
++      u8 hwaddr[4][6];
++      u32 phy[3];
++};
++
++#endif /* __ASM_ARCH_PLATFORM_H */
++#endif
+--- a/drivers/net/ethernet/Kconfig
++++ b/drivers/net/ethernet/Kconfig
+@@ -32,6 +32,7 @@ source "drivers/net/ethernet/calxeda/Kco
+ source "drivers/net/ethernet/chelsio/Kconfig"
+ source "drivers/net/ethernet/cirrus/Kconfig"
+ source "drivers/net/ethernet/cisco/Kconfig"
++source "drivers/net/ethernet/cavium/Kconfig"
+ source "drivers/net/ethernet/davicom/Kconfig"
+ config DNET
+--- a/drivers/net/ethernet/Makefile
++++ b/drivers/net/ethernet/Makefile
+@@ -15,6 +15,7 @@ obj-$(CONFIG_NET_BFIN) += adi/
+ obj-$(CONFIG_NET_VENDOR_BROADCOM) += broadcom/
+ obj-$(CONFIG_NET_VENDOR_BROCADE) += brocade/
+ obj-$(CONFIG_NET_CALXEDA_XGMAC) += calxeda/
++obj-$(CONFIG_NET_VENDOR_CAVIUM) += cavium/
+ obj-$(CONFIG_NET_VENDOR_CHELSIO) += chelsio/
+ obj-$(CONFIG_NET_VENDOR_CIRRUS) += cirrus/
+ obj-$(CONFIG_NET_VENDOR_CISCO) += cisco/
+--- /dev/null
++++ b/drivers/net/ethernet/cavium/Kconfig
+@@ -0,0 +1,24 @@
++config NET_VENDOR_CAVIUM
++      bool "Cavium devices"
++      default y
++      depends on ARCH_CNS3XXX
++      ---help---
++        If you have a network (Ethernet) chipset belonging to this class,
++        say Y.
++
++        Note that the answer to this question does not directly affect
++        the kernel: saying N will just case the configurator to skip all
++        the questions regarding AMD chipsets. If you say Y, you will be asked
++        for your specific chipset/driver in the following questions.
++
++if NET_VENDOR_CAVIUM
++
++config CNS3XXX_ETH
++      tristate "Cavium CNS3xxx Ethernet support"
++      depends on ARCH_CNS3XXX
++      select PHYLIB
++      help
++        Say Y here if you want to use built-in Ethernet ports
++        on CNS3XXX processor.
++
++endif
+--- /dev/null
++++ b/drivers/net/ethernet/cavium/Makefile
+@@ -0,0 +1,5 @@
++#
++# Makefile for the Cavium ethernet device drivers.
++#
++
++obj-$(CNS3XXX_ETH) += cns3xxx_eth.o
diff --git a/target/linux/cns3xxx/patches-3.3/052-cns3xxx_spi.patch b/target/linux/cns3xxx/patches-3.3/052-cns3xxx_spi.patch
new file mode 100644 (file)
index 0000000..2818b49
--- /dev/null
@@ -0,0 +1,509 @@
+--- a/drivers/spi/Kconfig
++++ b/drivers/spi/Kconfig
+@@ -117,6 +117,13 @@ config SPI_BUTTERFLY
+         inexpensive battery powered microcontroller evaluation board.
+         This same cable can be used to flash new firmware.
++config SPI_CNS3XXX
++      tristate "CNS3XXX SPI controller"
++      depends on ARCH_CNS3XXX && SPI_MASTER
++      select SPI_BITBANG
++      help
++        This enables using the CNS3XXX SPI controller in master mode.
++
+ config SPI_COLDFIRE_QSPI
+       tristate "Freescale Coldfire QSPI controller"
+       depends on (M520x || M523x || M5249 || M527x || M528x || M532x)
+--- a/drivers/spi/Makefile
++++ b/drivers/spi/Makefile
+@@ -18,6 +18,7 @@ obj-$(CONFIG_SPI_BFIN)                       += spi-bfin5xx.
+ obj-$(CONFIG_SPI_BFIN_SPORT)          += spi-bfin-sport.o
+ obj-$(CONFIG_SPI_BITBANG)             += spi-bitbang.o
+ obj-$(CONFIG_SPI_BUTTERFLY)           += spi-butterfly.o
++obj-$(CONFIG_SPI_CNS3XXX)             += spi_cns3xxx.o
+ obj-$(CONFIG_SPI_COLDFIRE_QSPI)               += spi-coldfire-qspi.o
+ obj-$(CONFIG_SPI_DAVINCI)             += spi-davinci.o
+ obj-$(CONFIG_SPI_DESIGNWARE)          += spi-dw.o
+--- /dev/null
++++ b/drivers/spi/spi_cns3xxx.c
+@@ -0,0 +1,449 @@
++/*******************************************************************************
++ *
++ *  CNS3XXX SPI controller driver (master mode only)
++ *
++ *  Copyright (c) 2008 Cavium Networks
++ *  Copyright 2011 Gateworks Corporation
++ *               Chris Lang <clang@gateworks.com>
++ *
++ *  This file is free software; you can redistribute it and/or modify
++ *  it under the terms of the GNU General Public License, Version 2, as
++ *  published by the Free Software Foundation.
++ *
++ *  This file is distributed in the hope that it will be useful,
++ *  but AS-IS and WITHOUT ANY WARRANTY; without even the implied warranty of
++ *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE, TITLE, or
++ *  NONINFRINGEMENT.  See the GNU General Public License for more details.
++ *
++ *  You should have received a copy of the GNU General Public License
++ *  along with this file; if not, write to the Free Software
++ *  Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301 USA or
++ *  visit http://www.gnu.org/licenses/.
++ *
++ *  This file may also be available under a different license from Cavium.
++ *  Contact Cavium Networks for more information
++ *
++ ******************************************************************************/
++
++#include <linux/init.h>
++#include <linux/spinlock.h>
++#include <linux/workqueue.h>
++#include <linux/interrupt.h>
++#include <linux/delay.h>
++#include <linux/errno.h>
++#include <linux/err.h>
++#include <linux/clk.h>
++#include <linux/platform_device.h>
++
++#include <linux/spi/spi.h>
++#include <linux/spi/spi_bitbang.h>
++#include <linux/mtd/partitions.h>
++#include <linux/dma-mapping.h>
++#include <linux/slab.h>
++
++#include <asm/io.h>
++#include <asm/memory.h>
++#include <asm/dma.h>
++#include <asm/delay.h>
++#include <mach/cns3xxx.h>
++#include <linux/module.h>
++#include <mach/pm.h>
++
++/*
++ * define access macros
++ */
++#define SPI_MEM_MAP_VALUE(reg_offset)         (*((u32 volatile *)(CNS3XXX_SSP_BASE_VIRT + reg_offset)))
++
++#define SPI_CONFIGURATION_REG                 SPI_MEM_MAP_VALUE(0x40)
++#define SPI_SERVICE_STATUS_REG                        SPI_MEM_MAP_VALUE(0x44)
++#define SPI_BIT_RATE_CONTROL_REG              SPI_MEM_MAP_VALUE(0x48)
++#define SPI_TRANSMIT_CONTROL_REG              SPI_MEM_MAP_VALUE(0x4C)
++#define SPI_TRANSMIT_BUFFER_REG                       SPI_MEM_MAP_VALUE(0x50)
++#define SPI_RECEIVE_CONTROL_REG                       SPI_MEM_MAP_VALUE(0x54)
++#define SPI_RECEIVE_BUFFER_REG                        SPI_MEM_MAP_VALUE(0x58)
++#define SPI_FIFO_TRANSMIT_CONFIG_REG          SPI_MEM_MAP_VALUE(0x5C)
++#define SPI_FIFO_TRANSMIT_CONTROL_REG         SPI_MEM_MAP_VALUE(0x60)
++#define SPI_FIFO_RECEIVE_CONFIG_REG           SPI_MEM_MAP_VALUE(0x64)
++#define SPI_INTERRUPT_STATUS_REG              SPI_MEM_MAP_VALUE(0x68)
++#define SPI_INTERRUPT_ENABLE_REG              SPI_MEM_MAP_VALUE(0x6C)
++
++#define SPI_TRANSMIT_BUFFER_REG_ADDR          (CNS3XXX_SSP_BASE +0x50)
++#define SPI_RECEIVE_BUFFER_REG_ADDR           (CNS3XXX_SSP_BASE +0x58)
++
++/* Structure for SPI controller of CNS3XXX SOCs */
++struct cns3xxx_spi {
++      /* bitbang has to be first */
++      struct spi_bitbang bitbang;
++      struct completion done;
++      wait_queue_head_t wait;
++
++      int len;
++      int count;
++      int last_in_message_list;
++
++      /* data buffers */
++      const unsigned char *tx;
++      unsigned char *rx;
++
++      struct spi_master *master;
++      struct platform_device *pdev;
++      struct device *dev;
++};
++
++static inline u8 cns3xxx_spi_bus_idle(void)
++{
++      return ((SPI_SERVICE_STATUS_REG & 0x1) ? 0 : 1);
++}
++
++static inline u8 cns3xxx_spi_tx_buffer_empty(void)
++{
++      return ((SPI_INTERRUPT_STATUS_REG & (0x1 << 3)) ? 1 : 0);
++}
++
++static inline u8 cns3xxx_spi_rx_buffer_full(void)
++{
++      return ((SPI_INTERRUPT_STATUS_REG & (0x1 << 2)) ? 1 : 0);
++}
++
++u8 cns3xxx_spi_tx_rx(u8 tx_channel, u8 tx_eof, u32 tx_data,
++                          u32 * rx_data)
++{
++      u8 rx_channel;
++      u8 rx_eof;
++
++      while (!cns3xxx_spi_bus_idle()) ;       // do nothing
++
++      while (!cns3xxx_spi_tx_buffer_empty()) ;        // do nothing
++
++      SPI_TRANSMIT_CONTROL_REG &= ~(0x7);
++      SPI_TRANSMIT_CONTROL_REG |= (tx_channel & 0x3) | ((tx_eof & 0x1) << 2);
++
++      SPI_TRANSMIT_BUFFER_REG = tx_data;
++
++      while (!cns3xxx_spi_rx_buffer_full()) ; // do nothing
++
++      rx_channel = SPI_RECEIVE_CONTROL_REG & 0x3;
++      rx_eof = (SPI_RECEIVE_CONTROL_REG & (0x1 << 2)) ? 1 : 0;
++
++      *rx_data = SPI_RECEIVE_BUFFER_REG;
++
++      if ((tx_channel != rx_channel) || (tx_eof != rx_eof)) {
++              return 0;
++      } else {
++              return 1;
++      }
++}
++
++u8 cns3xxx_spi_tx(u8 tx_channel, u8 tx_eof, u32 tx_data)
++{
++
++        while (!cns3xxx_spi_bus_idle()) ;       // do nothing
++
++        while (!cns3xxx_spi_tx_buffer_empty()) ;        // do nothing
++
++        SPI_TRANSMIT_CONTROL_REG &= ~(0x7);
++        SPI_TRANSMIT_CONTROL_REG |= (tx_channel & 0x3) | ((tx_eof & 0x1) << 2);
++
++        SPI_TRANSMIT_BUFFER_REG = tx_data;
++
++        return 1;
++}
++
++static inline struct cns3xxx_spi *to_hw(struct spi_device *sdev)
++{
++      return spi_master_get_devdata(sdev->master);
++}
++
++static int cns3xxx_spi_setup_transfer(struct spi_device *spi,
++                                    struct spi_transfer *t)
++{
++      return 0;
++}
++
++static void cns3xxx_spi_chipselect(struct spi_device *spi, int value)
++{
++      unsigned int spi_config;
++
++      switch (value) {
++      case BITBANG_CS_INACTIVE:
++              break;
++
++      case BITBANG_CS_ACTIVE:
++              spi_config = SPI_CONFIGURATION_REG;
++
++              if (spi->mode & SPI_CPHA)
++                      spi_config |= (0x1 << 13);
++              else
++                      spi_config &= ~(0x1 << 13);
++
++              if (spi->mode & SPI_CPOL)
++                      spi_config |= (0x1 << 14);
++              else
++                      spi_config &= ~(0x1 << 14);
++
++              /* write new configration */
++              SPI_CONFIGURATION_REG = spi_config;
++
++              SPI_TRANSMIT_CONTROL_REG &= ~(0x7);
++              SPI_TRANSMIT_CONTROL_REG |= (spi->chip_select & 0x3);
++
++              break;
++      }
++}
++
++static int cns3xxx_spi_setup(struct spi_device *spi)
++{
++      if (!spi->bits_per_word)
++              spi->bits_per_word = 8;
++
++      return 0;
++}
++
++static int cns3xxx_spi_txrx(struct spi_device *spi, struct spi_transfer *t)
++{
++      struct cns3xxx_spi *hw = to_hw(spi);
++
++      dev_dbg(&spi->dev, "txrx: tx %p, rx %p, len %d\n", t->tx_buf, t->rx_buf,
++              t->len);
++
++      hw->tx = t->tx_buf;
++      hw->rx = t->rx_buf;
++      hw->len = t->len;
++      hw->count = 0;
++      hw->last_in_message_list = t->last_in_message_list;
++
++      init_completion(&hw->done);
++
++      if (hw->tx) {
++              int i;
++              u32 rx_data;
++              for (i = 0; i < (hw->len - 1); i++) {
++                      dev_dbg(&spi->dev,
++                              "[SPI_CNS3XXX_DEBUG] hw->tx[%02d]: 0x%02x\n", i,
++                              hw->tx[i]);
++                      cns3xxx_spi_tx_rx(spi->chip_select, 0, hw->tx[i],
++                                        &rx_data);
++                      if (hw->rx) {
++                              hw->rx[i] = rx_data;
++                              dev_dbg(&spi->dev,
++                                      "[SPI_CNS3XXX_DEBUG] hw->rx[%02d]: 0x%02x\n",
++                                      i, hw->rx[i]);
++                      }
++              }
++
++              if (t->last_in_message_list) {
++                      cns3xxx_spi_tx_rx(spi->chip_select, 1, hw->tx[i],
++                                        &rx_data);
++                      if (hw->rx) {
++                              hw->rx[i] = rx_data;
++                              dev_dbg(&spi->dev,
++                                      "[SPI_CNS3XXX_DEBUG] hw->rx[%02d]: 0x%02x\n",
++                                      i, hw->rx[i]);
++                      }
++              } else {
++                      cns3xxx_spi_tx_rx(spi->chip_select, 0, hw->tx[i],
++                                        &rx_data);
++              }
++              goto done;
++      }
++
++      if (hw->rx) {
++              int i;
++              u32 rx_data;
++              for (i = 0; i < (hw->len - 1); i++) {
++                      cns3xxx_spi_tx_rx(spi->chip_select, 0, 0xff, &rx_data);
++                      hw->rx[i] = rx_data;
++                      dev_dbg(&spi->dev,
++                              "[SPI_CNS3XXX_DEBUG] hw->rx[%02d]: 0x%02x\n", i,
++                              hw->rx[i]);
++              }
++
++              if (t->last_in_message_list) {
++                      cns3xxx_spi_tx_rx(spi->chip_select, 1, 0xff, &rx_data);
++              } else {
++                      cns3xxx_spi_tx_rx(spi->chip_select, 0, 0xff, &rx_data);
++              }
++              hw->rx[i] = rx_data;
++              dev_dbg(&spi->dev, "[SPI_CNS3XXX_DEBUG] hw->rx[%02d]: 0x%02x\n",
++                      i, hw->rx[i]);
++      }
++done:
++      return hw->len;
++}
++
++static void __init cns3xxx_spi_initial(void)
++{
++      u32 __iomem *gpiob = __io(CNS3XXX_MISC_BASE_VIRT + 0x0018);
++      u32 gpiob_pins = __raw_readl(gpiob);
++
++      /* MMC/SD pins share with GPIOA */
++      gpiob_pins |= 0xf80;
++      __raw_writel(gpiob_pins, gpiob);
++
++      /* share pin config. */
++      //PM_PLL_HM_PD_CTRL_REG &= ~(0x1 << 5);
++      //HAL_MISC_ENABLE_SPI_PINS();
++      cns3xxx_pwr_clk_en(CNS3XXX_PWR_CLK_EN(SPI_PCM_I2C));
++      cns3xxx_pwr_soft_rst(CNS3XXX_PWR_SOFTWARE_RST(SPI_PCM_I2C));
++
++      SPI_CONFIGURATION_REG = (((0x0 & 0x3) << 0) |   /* 8bits shift length */
++                               (0x0 << 9) |   /* SPI mode */
++                               (0x0 << 10) |  /* disable FIFO */
++                               (0x1 << 11) |  /* SPI master mode */
++                               (0x0 << 12) |  /* disable SPI loopback mode */
++                               (0x1 << 13) |  /* clock phase */
++                               (0x1 << 14) |  /* clock polarity */
++                               (0x0 << 24) |  /* disable - SPI data swap */
++                               (0x1 << 29) |  /* enable - 2IO Read mode */
++                               (0x0 << 30) |  /* disable - SPI high speed read for system boot up */
++                               (0x0 << 31));  /* disable - SPI */
++
++      /* Set SPI bit rate PCLK/2 */
++      SPI_BIT_RATE_CONTROL_REG = 0x1;
++
++      /* Set SPI Tx channel 0 */
++      SPI_TRANSMIT_CONTROL_REG = 0x0;
++
++      /* Set Tx FIFO Threshold, Tx FIFO has 2 words */
++      SPI_FIFO_TRANSMIT_CONFIG_REG &= ~(0x03 << 4);
++      SPI_FIFO_TRANSMIT_CONFIG_REG |= ((0x0 & 0x03) << 4);
++
++      /* Set Rx FIFO Threshold, Rx FIFO has 2 words */
++      SPI_FIFO_RECEIVE_CONFIG_REG &= ~(0x03 << 4);
++      SPI_FIFO_RECEIVE_CONFIG_REG |= ((0x0 & 0x03) << 4);
++
++      /* Disable all interrupt */
++      SPI_INTERRUPT_ENABLE_REG = 0x0;
++
++      /* Clear spurious interrupt sources */
++      SPI_INTERRUPT_STATUS_REG = (0x0F << 4);
++
++      /* Enable SPI */
++      SPI_CONFIGURATION_REG |= (0x1 << 31);
++
++      return;
++}
++
++static int __devinit cns3xxx_spi_probe(struct platform_device *pdev)
++{
++      struct spi_master *master;
++      struct cns3xxx_spi *hw;
++      int err = 0;
++
++      printk("%s: setup CNS3XXX SPI Controller\n", __FUNCTION__);
++
++      /* Allocate master with space for cns3xxx_spi */
++      master = spi_alloc_master(&pdev->dev, sizeof(struct cns3xxx_spi));
++      if (master == NULL) {
++              dev_err(&pdev->dev, "No memory for spi_master\n");
++              err = -ENOMEM;
++              goto err_nomem;
++      }
++
++      hw = spi_master_get_devdata(master);
++      memset(hw, 0, sizeof(struct cns3xxx_spi));
++
++      hw->master = spi_master_get(master);
++      hw->dev = &pdev->dev;
++
++      platform_set_drvdata(pdev, hw);
++      init_completion(&hw->done);
++
++      /* setup the master state. */
++
++      master->num_chipselect = 4;
++      master->bus_num = 1;
++
++      /* setup the state for the bitbang driver */
++
++      hw->bitbang.master = hw->master;
++      hw->bitbang.setup_transfer = cns3xxx_spi_setup_transfer;
++      hw->bitbang.chipselect = cns3xxx_spi_chipselect;
++      hw->bitbang.txrx_bufs = cns3xxx_spi_txrx;
++      hw->bitbang.master->setup = cns3xxx_spi_setup;
++
++      dev_dbg(hw->dev, "bitbang at %p\n", &hw->bitbang);
++
++      /* SPI controller initializations */
++      cns3xxx_spi_initial();
++
++      /* register SPI controller */
++
++      err = spi_bitbang_start(&hw->bitbang);
++      if (err) {
++              dev_err(&pdev->dev, "Failed to register SPI master\n");
++              goto err_register;
++      }
++
++      return 0;
++
++err_register:
++      spi_master_put(hw->master);;
++
++err_nomem:
++      return err;
++}
++
++static int __devexit cns3xxx_spi_remove(struct platform_device *dev)
++{
++      struct cns3xxx_spi *hw = platform_get_drvdata(dev);
++
++      platform_set_drvdata(dev, NULL);
++
++      spi_unregister_master(hw->master);
++
++      spi_master_put(hw->master);
++      return 0;
++}
++
++#ifdef CONFIG_PM
++
++static int cns3xxx_spi_suspend(struct platform_device *pdev, pm_message_t msg)
++{
++      struct cns3xxx_spi *hw = platform_get_drvdata(pdev);
++
++      return 0;
++}
++
++static int cns3xxx_spi_resume(struct platform_device *pdev)
++{
++      struct cns3xxx_spi *hw = platform_get_drvdata(pdev);
++
++      return 0;
++}
++
++#else
++#define cns3xxx_spi_suspend   NULL
++#define cns3xxx_spi_resume    NULL
++#endif
++
++static struct platform_driver cns3xxx_spi_driver = {
++      .probe          = cns3xxx_spi_probe,
++      .remove         = __devexit_p(cns3xxx_spi_remove),
++      .suspend        = cns3xxx_spi_suspend,
++      .resume         = cns3xxx_spi_resume,
++      .driver         = {
++              .name = "cns3xxx_spi",
++              .owner = THIS_MODULE,
++      },
++};
++
++static int __init cns3xxx_spi_init(void)
++{
++      return platform_driver_register(&cns3xxx_spi_driver);
++}
++
++static void __exit cns3xxx_spi_exit(void)
++{
++      platform_driver_unregister(&cns3xxx_spi_driver);
++}
++
++module_init(cns3xxx_spi_init);
++module_exit(cns3xxx_spi_exit);
++
++MODULE_AUTHOR("Cavium Networks");
++MODULE_DESCRIPTION("CNS3XXX SPI Controller Driver");
++MODULE_LICENSE("GPL");
++MODULE_ALIAS("platform:cns3xxx_spi");
++
++EXPORT_SYMBOL_GPL(cns3xxx_spi_tx_rx);
+--- a/include/linux/spi/spi.h
++++ b/include/linux/spi/spi.h
+@@ -457,6 +457,13 @@ struct spi_transfer {
+       u32             speed_hz;
+       struct list_head transfer_list;
++
++#ifdef CONFIG_ARCH_CNS3XXX
++      unsigned        last_in_message_list;
++#ifdef CONFIG_SPI_CNS3XXX_2IOREAD
++      u8              dio_read;
++#endif
++#endif
+ };
+ /**
+--- a/drivers/spi/spi-bitbang.c
++++ b/drivers/spi/spi-bitbang.c
+@@ -330,6 +330,12 @@ static void bitbang_work(struct work_str
+                                */
+                               if (!m->is_dma_mapped)
+                                       t->rx_dma = t->tx_dma = 0;
++
++                              if (t->transfer_list.next == &m->transfers)
++                                      t->last_in_message_list = 1;
++                              else
++                                      t->last_in_message_list = 0;
++
+                               status = bitbang->txrx_bufs(spi, t);
+                       }
+                       if (status > 0)
diff --git a/target/linux/cns3xxx/patches-3.3/054-cns3xxx_pcie_clock.patch b/target/linux/cns3xxx/patches-3.3/054-cns3xxx_pcie_clock.patch
new file mode 100644 (file)
index 0000000..0c6c525
--- /dev/null
@@ -0,0 +1,11 @@
+--- a/arch/arm/mach-cns3xxx/pcie.c
++++ b/arch/arm/mach-cns3xxx/pcie.c
+@@ -378,8 +378,6 @@ static int __init cns3xxx_pcie_init(void
+       for (i = 0; i < ARRAY_SIZE(cns3xxx_pcie); i++) {
+               iotable_init(cns3xxx_pcie[i].cfg_bases,
+                            ARRAY_SIZE(cns3xxx_pcie[i].cfg_bases));
+-              cns3xxx_pwr_clk_en(0x1 << PM_CLK_GATE_REG_OFFSET_PCIE(i));
+-              cns3xxx_pwr_soft_rst(0x1 << PM_SOFT_RST_REG_OFFST_PCIE(i));
+               cns3xxx_pcie_check_link(&cns3xxx_pcie[i]);
+               cns3xxx_pcie_hw_init(&cns3xxx_pcie[i]);
+               pci_common_init(&cns3xxx_pcie[i].hw_pci);
diff --git a/target/linux/cns3xxx/patches-3.3/100-laguna_support.patch b/target/linux/cns3xxx/patches-3.3/100-laguna_support.patch
new file mode 100644 (file)
index 0000000..0137ae0
--- /dev/null
@@ -0,0 +1,992 @@
+--- /dev/null
++++ b/arch/arm/mach-cns3xxx/laguna.c
+@@ -0,0 +1,761 @@
++/*
++ * Gateworks Corporation Laguna Platform
++ *
++ * Copyright 2000 Deep Blue Solutions Ltd
++ * Copyright 2008 ARM Limited
++ * Copyright 2008 Cavium Networks
++ *              Scott Shu
++ * Copyright 2010 MontaVista Software, LLC.
++ *              Anton Vorontsov <avorontsov@mvista.com>
++ * Copyright 2011 Gateworks Corporation
++ *              Chris Lang <clang@gateworks.com>
++ *
++ * This file is free software; you can redistribute it and/or modify
++ * it under the terms of the GNU General Public License, Version 2, as
++ * published by the Free Software Foundation.
++ */
++
++#include <linux/init.h>
++#include <linux/kernel.h>
++#include <linux/compiler.h>
++#include <linux/io.h>
++#include <linux/dma-mapping.h>
++#include <linux/serial_core.h>
++#include <linux/serial_8250.h>
++#include <linux/platform_device.h>
++#include <linux/mtd/mtd.h>
++#include <linux/mtd/physmap.h>
++#include <linux/mtd/partitions.h>
++#include <linux/leds.h>
++#include <linux/i2c.h>
++#include <linux/i2c/at24.h>
++#include <linux/i2c/pca953x.h>
++#include <linux/spi/spi.h>
++#include <linux/spi/flash.h>
++#include <linux/if_ether.h>
++#include <asm/setup.h>
++#include <asm/mach-types.h>
++#include <asm/mach/arch.h>
++#include <asm/mach/map.h>
++#include <asm/mach/time.h>
++#include <mach/cns3xxx.h>
++#include <mach/irqs.h>
++#include <mach/platform.h>
++#include <mach/pm.h>
++#include "core.h"
++#include "devices.h"
++
++// Config 1 Bitmap
++#define ETH0_LOAD           BIT(0)
++#define ETH1_LOAD           BIT(1)
++#define ETH2_LOAD           BIT(2)
++#define SATA0_LOAD          BIT(3)
++#define SATA1_LOAD          BIT(4)
++#define PCM_LOAD            BIT(5)
++#define I2S_LOAD            BIT(6)
++#define SPI0_LOAD           BIT(7)
++#define SPI1_LOAD           BIT(8)
++#define PCIE0_LOAD          BIT(9)
++#define PCIE1_LOAD          BIT(10)
++#define USB0_LOAD           BIT(11)
++#define USB1_LOAD           BIT(12)
++#define USB1_ROUTE          BIT(13)
++#define SD_LOAD             BIT(14)
++#define UART0_LOAD          BIT(15)
++#define UART1_LOAD          BIT(16)
++#define UART2_LOAD          BIT(17)
++#define MPCI0_LOAD          BIT(18)
++#define MPCI1_LOAD          BIT(19)
++#define MPCI2_LOAD          BIT(20)
++#define MPCI3_LOAD          BIT(21)
++#define FP_BUT_LOAD         BIT(22)
++#define FP_BUT_HEADER_LOAD  BIT(23)
++#define FP_LED_LOAD         BIT(24)
++#define FP_LED_HEADER_LOAD  BIT(25)
++#define FP_TAMPER_LOAD      BIT(26)
++#define HEADER_33V_LOAD     BIT(27)
++#define SATA_POWER_LOAD     BIT(28)
++#define FP_POWER_LOAD       BIT(29)
++#define GPIO_HEADER_LOAD    BIT(30)
++#define GSP_BAT_LOAD        BIT(31)
++
++// Config 2 Bitmap
++#define FAN_LOAD            BIT(0)
++#define SPI_FLASH_LOAD      BIT(1)
++#define NOR_FLASH_LOAD      BIT(2)
++#define GPS_LOAD            BIT(3)
++#define SUPPLY_5V_LOAD      BIT(6)
++#define SUPPLY_33V_LOAD     BIT(7)
++
++struct laguna_board_info {
++      char model[16];
++      u32 config_bitmap;
++      u32 config2_bitmap;
++      u8 nor_flash_size;
++      u8 spi_flash_size;
++};
++
++static struct laguna_board_info laguna_info;
++
++/*
++ * NOR Flash
++ */
++static struct mtd_partition laguna_nor_partitions[] = {
++      {
++              .name           = "uboot",
++              .size           = SZ_256K,
++              .offset         = 0,
++              .mask_flags     = MTD_WRITEABLE,
++      }, {
++              .name           = "params",
++              .size           = SZ_128K,
++              .offset         = SZ_256K,
++      }, {
++              .name           = "kernel",
++              .size           = SZ_2M,
++              .offset         = SZ_256K + SZ_128K,
++      }, {
++              .name           = "rootfs",
++              .size           = SZ_16M - SZ_256K - SZ_128K - SZ_2M,
++              .offset         = SZ_256K + SZ_128K + SZ_2M,
++      },
++};
++
++static struct physmap_flash_data laguna_nor_pdata = {
++      .width = 2,
++      .parts = laguna_nor_partitions,
++      .nr_parts = ARRAY_SIZE(laguna_nor_partitions),
++};
++
++static struct resource laguna_nor_res = {
++      .start = CNS3XXX_FLASH_BASE,
++      .end = CNS3XXX_FLASH_BASE + SZ_128M - 1,
++      .flags = IORESOURCE_MEM | IORESOURCE_MEM_32BIT,
++};
++
++static struct platform_device laguna_nor_pdev = {
++      .name = "physmap-flash",
++      .id = 0,
++      .resource = &laguna_nor_res,
++      .num_resources = 1,
++      .dev = {
++              .platform_data = &laguna_nor_pdata,
++      },
++};
++
++/*
++ * SPI
++ */
++static struct mtd_partition laguna_spi_partitions[] = {
++      {
++              .name           = "uboot",
++              .size           = SZ_256K,
++              .offset         = 0,
++              .mask_flags     = MTD_WRITEABLE,
++      }, {
++              .name           = "params",
++              .size           = SZ_256K,
++              .offset         = SZ_256K,
++      }, {
++              .name           = "kernel",
++              .size           = SZ_1M + SZ_512K,
++              .offset         = SZ_512K,
++      }, {
++              .name           = "rootfs",
++              .size           = SZ_16M - SZ_2M,
++              .offset         = SZ_2M,
++      },
++};
++
++static struct flash_platform_data laguna_spi_pdata = {
++      .parts = laguna_spi_partitions,
++      .nr_parts = ARRAY_SIZE(laguna_spi_partitions),
++};
++
++static struct spi_board_info __initdata laguna_spi_devices[] = {
++      {
++              .modalias = "m25p80",
++              .platform_data = &laguna_spi_pdata,
++              .max_speed_hz = 50000000,
++              .bus_num = 1,
++              .chip_select = 0,
++      },
++};
++
++static struct platform_device laguna_spi_controller = {
++      .name = "cns3xxx_spi",
++};
++
++/*
++ * LED's
++ */
++static struct gpio_led laguna_gpio_leds[] = {
++      {
++              .name = "user1", /* Green Led */
++              .gpio = 115,
++              .active_low = 1,
++      },{
++              .name = "user2", /* Red Led */
++              .gpio = 114,
++              .active_low = 1,
++      },{
++              .name = "pwr1", /* Green Led */
++              .gpio = 116,
++              .active_low = 1,
++      },{
++              .name = "pwr2", /* Yellow Led */
++              .gpio = 117,
++              .active_low = 1,
++      },{
++              .name = "txd1", /* Green Led */
++              .gpio = 118,
++              .active_low = 1,
++      },{
++              .name = "txd2", /* Yellow Led */
++              .gpio = 119,
++              .active_low = 1,
++      },{
++              .name = "rxd1", /* Green Led */
++              .gpio = 120,
++              .active_low = 1,
++      },{
++              .name = "rxd2", /* Yellow Led */
++              .gpio = 121,
++              .active_low = 1,
++      },{
++              .name = "ser1", /* Green Led */
++              .gpio = 122,
++              .active_low = 1,
++      },{
++              .name = "ser2", /* Yellow Led */
++              .gpio = 123,
++              .active_low = 1,
++      },{
++              .name = "enet1", /* Green Led */
++              .gpio = 124,
++              .active_low = 1,
++      },{
++              .name = "enet2", /* Yellow Led */
++              .gpio = 125,
++              .active_low = 1,
++      },{
++              .name = "sig1_1", /* Green Led */
++              .gpio = 126,
++              .active_low = 1,
++      },{
++              .name = "sig1_2", /* Yellow Led */
++              .gpio = 127,
++              .active_low = 1,
++      },{
++              .name = "sig2_1", /* Green Led */
++              .gpio = 128,
++              .active_low = 1,
++      },{
++              .name = "sig2_2", /* Yellow Led */
++              .gpio = 129,
++              .active_low = 1,
++      },{
++              .name = "sig3_1", /* Green Led */
++              .gpio = 130,
++              .active_low = 1,
++      },{
++              .name = "sig3_2", /* Yellow Led */
++              .gpio = 131,
++              .active_low = 1,
++      },{
++              .name = "net1", /*Green Led */
++              .gpio = 109,
++              .active_low = 1,
++      },{
++              .name = "net2", /* Red Led */
++              .gpio = 110,
++              .active_low = 1,
++      },{
++              .name = "mod1", /* Green Led */
++              .gpio = 111,
++              .active_low = 1,
++      },{
++              .name = "mod2", /* Red Led */
++              .gpio = 112,
++              .active_low = 1,
++      },
++};
++
++static struct gpio_led_platform_data laguna_gpio_leds_data = {
++      .num_leds = 22,
++      .leds = laguna_gpio_leds,
++};
++
++static struct platform_device laguna_gpio_leds_device = {
++      .name = "leds-gpio",
++      .id = -1,
++      .dev.platform_data = &laguna_gpio_leds_data,
++};
++
++/*
++ * Ethernet
++ */
++static struct cns3xxx_plat_info laguna_net_data = {
++      .ports = 0,
++      .phy = {
++              0,
++              1,
++              2,
++      },
++};
++
++static struct platform_device laguna_net_device = {
++      .name = "cns3xxx_eth",
++      .id = 0,
++      .dev.platform_data = &laguna_net_data,
++};
++
++/*
++ * UART
++ */
++static void __init laguna_early_serial_setup(void)
++{
++#ifdef CONFIG_SERIAL_8250_CONSOLE
++      static struct uart_port laguna_serial_port = {
++              .membase        = (void __iomem *)CNS3XXX_UART0_BASE_VIRT,
++              .mapbase        = CNS3XXX_UART0_BASE,
++              .irq            = IRQ_CNS3XXX_UART0,
++              .iotype         = UPIO_MEM,
++              .flags          = UPF_BOOT_AUTOCONF | UPF_FIXED_TYPE,
++              .regshift       = 2,
++              .uartclk        = 24000000,
++              .line           = 0,
++              .type           = PORT_16550A,
++              .fifosize       = 16,
++      };
++
++      early_serial_setup(&laguna_serial_port);
++#endif
++}
++
++static struct resource laguna_uart_resources[] = {
++      {
++              .start = CNS3XXX_UART0_BASE,
++              .end   = CNS3XXX_UART0_BASE + SZ_4K - 1,
++              .flags    = IORESOURCE_MEM
++      },{
++              .start = CNS3XXX_UART2_BASE,
++              .end   = CNS3XXX_UART2_BASE + SZ_4K - 1,
++              .flags    = IORESOURCE_MEM
++      },{
++              .start = CNS3XXX_UART2_BASE,
++              .end   = CNS3XXX_UART2_BASE + SZ_4K - 1,
++              .flags    = IORESOURCE_MEM
++      },
++};
++
++static struct plat_serial8250_port laguna_uart_data[] = {
++      {
++              .membase        = (char*) (CNS3XXX_UART0_BASE_VIRT),
++              .mapbase        = (CNS3XXX_UART0_BASE),
++              .irq            = IRQ_CNS3XXX_UART0,
++              .iotype         = UPIO_MEM,
++              .flags          = UPF_BOOT_AUTOCONF | UPF_FIXED_TYPE | UPF_NO_TXEN_TEST,
++              .regshift       = 2,
++              .uartclk        = 24000000,
++              .type           = PORT_16550A,
++      },{
++              .membase        = (char*) (CNS3XXX_UART1_BASE_VIRT),
++              .mapbase        = (CNS3XXX_UART1_BASE),
++              .irq            = IRQ_CNS3XXX_UART1,
++              .iotype         = UPIO_MEM,
++              .flags          = UPF_BOOT_AUTOCONF | UPF_FIXED_TYPE | UPF_NO_TXEN_TEST,
++              .regshift       = 2,
++              .uartclk        = 24000000,
++              .type           = PORT_16550A,
++      },{
++              .membase        = (char*) (CNS3XXX_UART2_BASE_VIRT),
++              .mapbase        = (CNS3XXX_UART2_BASE),
++              .irq            = IRQ_CNS3XXX_UART2,
++              .iotype         = UPIO_MEM,
++              .flags          = UPF_BOOT_AUTOCONF | UPF_FIXED_TYPE | UPF_NO_TXEN_TEST,
++              .regshift       = 2,
++              .uartclk        = 24000000,
++              .type           = PORT_16550A,
++      },
++};
++
++static struct platform_device laguna_uart = {
++      .name     = "serial8250",
++      .id     = PLAT8250_DEV_PLATFORM,
++      .dev.platform_data  = laguna_uart_data,
++      .num_resources    = 3,
++      .resource   = laguna_uart_resources
++};
++
++/*
++ * USB
++ */
++static struct resource cns3xxx_usb_ehci_resources[] = {
++      [0] = {
++              .start = CNS3XXX_USB_BASE,
++              .end   = CNS3XXX_USB_BASE + SZ_16M - 1,
++              .flags = IORESOURCE_MEM,
++      },
++      [1] = {
++              .start = IRQ_CNS3XXX_USB_EHCI,
++              .flags = IORESOURCE_IRQ,
++      },
++};
++
++static u64 cns3xxx_usb_ehci_dma_mask = DMA_BIT_MASK(32);
++
++static struct platform_device cns3xxx_usb_ehci_device = {
++      .name          = "cns3xxx-ehci",
++      .num_resources = ARRAY_SIZE(cns3xxx_usb_ehci_resources),
++      .resource      = cns3xxx_usb_ehci_resources,
++      .dev           = {
++              .dma_mask          = &cns3xxx_usb_ehci_dma_mask,
++              .coherent_dma_mask = DMA_BIT_MASK(32),
++      },
++};
++
++static struct resource cns3xxx_usb_ohci_resources[] = {
++      [0] = {
++              .start = CNS3XXX_USB_OHCI_BASE,
++              .end   = CNS3XXX_USB_OHCI_BASE + SZ_16M - 1,
++              .flags = IORESOURCE_MEM,
++      },
++      [1] = {
++              .start = IRQ_CNS3XXX_USB_OHCI,
++              .flags = IORESOURCE_IRQ,
++      },
++};
++
++static u64 cns3xxx_usb_ohci_dma_mask = DMA_BIT_MASK(32);
++
++static struct platform_device cns3xxx_usb_ohci_device = {
++      .name          = "cns3xxx-ohci",
++      .num_resources = ARRAY_SIZE(cns3xxx_usb_ohci_resources),
++      .resource      = cns3xxx_usb_ohci_resources,
++      .dev           = {
++              .dma_mask          = &cns3xxx_usb_ohci_dma_mask,
++              .coherent_dma_mask = DMA_BIT_MASK(32),
++      },
++};
++
++static struct resource cns3xxx_usb_otg_resources[] = {
++      [0] = {
++              .start = CNS3XXX_USBOTG_BASE,
++              .end   = CNS3XXX_USBOTG_BASE + SZ_16M - 1,
++              .flags = IORESOURCE_MEM,
++      },
++      [1] = {
++              .start = IRQ_CNS3XXX_USB_OTG,
++              .flags = IORESOURCE_IRQ,
++      },
++};
++
++static u64 cns3xxx_usb_otg_dma_mask = DMA_BIT_MASK(32);
++
++static struct platform_device cns3xxx_usb_otg_device = {
++      .name          = "dwc_otg",
++      .num_resources = ARRAY_SIZE(cns3xxx_usb_otg_resources),
++      .resource      = cns3xxx_usb_otg_resources,
++      .dev           = {
++              .dma_mask          = &cns3xxx_usb_otg_dma_mask,
++              .coherent_dma_mask = DMA_BIT_MASK(32),
++      },
++};
++
++/*
++ * I2C
++ */
++static struct resource laguna_i2c_resource[] = {
++      {
++              .start    = CNS3XXX_SSP_BASE + 0x20,
++              .end      = 0x7100003f,
++              .flags    = IORESOURCE_MEM,
++      },{
++              .start    = IRQ_CNS3XXX_I2C,
++              .flags    = IORESOURCE_IRQ,
++      },
++};
++
++static struct platform_device laguna_i2c_controller = {
++      .name   = "cns3xxx-i2c",
++      .num_resources  = 2,
++      .resource = laguna_i2c_resource,
++};
++
++static struct memory_accessor *at24_mem_acc;
++
++static void at24_setup(struct memory_accessor *mem_acc, void *context)
++{
++      char buf[8];
++
++      at24_mem_acc = mem_acc;
++
++      /* Read MAC addresses */
++      if (at24_mem_acc->read(at24_mem_acc, buf, 0x100, 6) == 6)
++              memcpy(&laguna_net_data.hwaddr[0], buf, ETH_ALEN);
++      if (at24_mem_acc->read(at24_mem_acc, buf, 0x106, 6) == 6)
++              memcpy(&laguna_net_data.hwaddr[1], buf, ETH_ALEN);
++      if (at24_mem_acc->read(at24_mem_acc, buf, 0x10C, 6) == 6)
++              memcpy(&laguna_net_data.hwaddr[2], buf, ETH_ALEN);
++      if (at24_mem_acc->read(at24_mem_acc, buf, 0x112, 6) == 6)
++              memcpy(&laguna_net_data.hwaddr[3], buf, ETH_ALEN);
++
++      /* Read out Model Information */
++      if (at24_mem_acc->read(at24_mem_acc, buf, 0x130, 16) == 16)
++              memcpy(&laguna_info.model, buf, 16);
++      if (at24_mem_acc->read(at24_mem_acc, buf, 0x140, 1) == 1)
++              memcpy(&laguna_info.nor_flash_size, buf, 1);
++      if (at24_mem_acc->read(at24_mem_acc, buf, 0x141, 1) == 1)
++              memcpy(&laguna_info.spi_flash_size, buf, 1);
++      if (at24_mem_acc->read(at24_mem_acc, buf, 0x142, 4) == 4)
++              memcpy(&laguna_info.config_bitmap, buf, 4);
++      if (at24_mem_acc->read(at24_mem_acc, buf, 0x146, 4) == 4)
++              memcpy(&laguna_info.config2_bitmap, buf, 4);
++};
++
++static struct at24_platform_data laguna_eeprom_info = {
++      .byte_len = 1024,
++      .page_size = 16,
++      .flags = AT24_FLAG_READONLY,
++      .setup = at24_setup,
++};
++
++static struct pca953x_platform_data laguna_pca_data = {
++      .gpio_base = 100,
++      .irq_base = -1,
++};
++
++static struct pca953x_platform_data laguna_pca2_data = {
++      .gpio_base = 116,
++      .irq_base = -1,
++};
++
++static struct i2c_board_info __initdata laguna_i2c_devices[] = {
++      {
++              I2C_BOARD_INFO("pca9555", 0x23),
++              .platform_data = &laguna_pca_data,
++      },{
++              I2C_BOARD_INFO("pca9555", 0x27),
++              .platform_data = &laguna_pca2_data,
++      },{
++              I2C_BOARD_INFO("gsp", 0x29),
++      },{
++              I2C_BOARD_INFO ("24c08",0x50),
++              .platform_data = &laguna_eeprom_info,
++      },{
++              I2C_BOARD_INFO("ds1672", 0x68),
++      },
++};
++
++/*
++ * Watchdog
++ */
++
++static struct resource laguna_watchdog_resources[] = {
++      [0] = {
++              .start  = CNS3XXX_TC11MP_TWD_BASE,
++              .end    = CNS3XXX_TC11MP_TWD_BASE + SZ_4K - 1,
++              .flags  = IORESOURCE_MEM,
++      },
++      [1] = {
++              .start  = IRQ_LOCALWDOG,
++              .end    = IRQ_LOCALWDOG,
++              .flags  = IORESOURCE_IRQ,
++      }
++};
++
++static struct platform_device laguna_watchdog = {
++      .name           = "mpcore_wdt",
++      .id             = -1,
++      .num_resources  = ARRAY_SIZE(laguna_watchdog_resources),
++      .resource       = laguna_watchdog_resources,
++};
++
++/*
++ * Initialization
++ */
++
++static void __init laguna_init(void)
++{
++      cns3xxx_l2x0_init();
++
++      platform_device_register(&laguna_watchdog);
++
++      platform_device_register(&laguna_i2c_controller);
++
++      i2c_register_board_info(0, laguna_i2c_devices,
++                      ARRAY_SIZE(laguna_i2c_devices));
++
++      pm_power_off = cns3xxx_power_off;
++}
++
++static struct map_desc laguna_io_desc[] __initdata = {
++      {
++              .virtual        = CNS3XXX_UART0_BASE_VIRT,
++              .pfn            = __phys_to_pfn(CNS3XXX_UART0_BASE),
++              .length         = SZ_4K,
++              .type           = MT_DEVICE,
++      },{
++              .virtual        = CNS3XXX_UART1_BASE_VIRT,
++              .pfn            = __phys_to_pfn(CNS3XXX_UART1_BASE),
++              .length         = SZ_4K,
++              .type           = MT_DEVICE,
++      },{
++              .virtual        = CNS3XXX_UART2_BASE_VIRT,
++              .pfn            = __phys_to_pfn(CNS3XXX_UART2_BASE),
++              .length         = SZ_4K,
++              .type           = MT_DEVICE,
++      },
++};
++
++static void __init laguna_map_io(void)
++{
++      cns3xxx_map_io();
++      iotable_init(laguna_io_desc, ARRAY_SIZE(laguna_io_desc));
++      laguna_early_serial_setup();
++}
++
++static int __init laguna_model_setup(void)
++{
++      u32 __iomem *mem;
++      u32 reg;
++      u8 pcie_bitmap = 0;
++
++      printk("Running on Gateworks Laguna %s\n", laguna_info.model);
++
++      if (strncmp(laguna_info.model, "GW", 2) == 0) {
++              if (laguna_info.config_bitmap & ETH0_LOAD)
++                      laguna_net_data.ports |= BIT(0);
++              if (laguna_info.config_bitmap & ETH1_LOAD)
++                      laguna_net_data.ports |= BIT(1);
++              if (laguna_info.config_bitmap & ETH2_LOAD)
++                      laguna_net_data.ports |= BIT(2);
++              if (laguna_net_data.ports)
++                      platform_device_register(&laguna_net_device);
++
++              if ((laguna_info.config_bitmap & SATA0_LOAD) ||
++                  (laguna_info.config_bitmap & SATA1_LOAD))
++                      cns3xxx_ahci_init();
++
++              if (laguna_info.config_bitmap & (PCIE0_LOAD))
++                      pcie_bitmap |= 0x1;
++
++              if (laguna_info.config_bitmap & (PCIE1_LOAD))
++                      pcie_bitmap |= 0x2;
++
++              cns3xxx_pcie_init(pcie_bitmap);
++
++              if (laguna_info.config_bitmap & (USB0_LOAD)) {
++                      cns3xxx_pwr_power_up(1 << PM_PLL_HM_PD_CTRL_REG_OFFSET_PLL_USB);
++
++                      /* DRVVBUS pins share with GPIOA */
++                      mem = (void __iomem *)(CNS3XXX_MISC_BASE_VIRT + 0x0014);
++                      reg = __raw_readl(mem);
++                      reg |= 0x8;
++                      __raw_writel(reg, mem);
++
++                      /* Enable OTG */
++                      mem = (void __iomem *)(CNS3XXX_MISC_BASE_VIRT + 0x0808);
++                      reg = __raw_readl(mem);
++                      reg &= ~(1 << 10);
++                      __raw_writel(reg, mem);
++
++                      platform_device_register(&cns3xxx_usb_otg_device);
++              }
++
++              if (laguna_info.config_bitmap & (USB1_LOAD)) {
++                      platform_device_register(&cns3xxx_usb_ehci_device);
++                      platform_device_register(&cns3xxx_usb_ohci_device);
++              }
++
++              if (laguna_info.config_bitmap & (SD_LOAD))
++                      cns3xxx_sdhci_init();
++
++              if (laguna_info.config_bitmap & (UART0_LOAD))
++                      laguna_uart.num_resources = 1;
++              if (laguna_info.config_bitmap & (UART1_LOAD))
++                      laguna_uart.num_resources = 2;
++              if (laguna_info.config_bitmap & (UART2_LOAD))
++                      laguna_uart.num_resources = 3;
++              platform_device_register(&laguna_uart);
++
++              if (laguna_info.config2_bitmap & (NOR_FLASH_LOAD)) {
++                      switch (laguna_info.nor_flash_size) {
++                              case 1:
++                                      laguna_nor_partitions[3].size = SZ_8M - SZ_256K - SZ_128K - SZ_2M;
++                                      laguna_nor_res.end = CNS3XXX_FLASH_BASE + SZ_8M - 1;
++                              break;
++                              case 2:
++                                      laguna_nor_partitions[3].size = SZ_16M - SZ_256K - SZ_128K - SZ_2M;
++                                      laguna_nor_res.end = CNS3XXX_FLASH_BASE + SZ_16M - 1;
++                              break;
++                              case 3:
++                                      laguna_nor_partitions[3].size = SZ_32M - SZ_256K - SZ_128K - SZ_2M;
++                                      laguna_nor_res.end = CNS3XXX_FLASH_BASE + SZ_32M - 1;
++                              break;
++                              case 4:
++                                      laguna_nor_partitions[3].size = SZ_64M - SZ_256K - SZ_128K - SZ_2M;
++                                      laguna_nor_res.end = CNS3XXX_FLASH_BASE + SZ_64M - 1;
++                              break;
++                              case 5:
++                                      laguna_nor_partitions[3].size = SZ_128M - SZ_256K - SZ_128K - SZ_2M;
++                                      laguna_nor_res.end = CNS3XXX_FLASH_BASE + SZ_128M - 1;
++                              break;
++                      }
++                      platform_device_register(&laguna_nor_pdev);
++              }
++
++              if (laguna_info.config2_bitmap & (SPI_FLASH_LOAD)) {
++                      switch (laguna_info.spi_flash_size) {
++                              case 1:
++                                      laguna_spi_partitions[3].size = SZ_4M - SZ_2M;
++                              break;
++                              case 2:
++                                      laguna_spi_partitions[3].size = SZ_8M - SZ_2M;
++                              break;
++                              case 3:
++                                      laguna_spi_partitions[3].size = SZ_16M - SZ_2M;
++                              break;
++                              case 4:
++                                      laguna_spi_partitions[3].size = SZ_32M - SZ_2M;
++                              break;
++                              case 5:
++                                      laguna_spi_partitions[3].size = SZ_64M - SZ_2M;
++                              break;
++                      }
++                      spi_register_board_info(laguna_spi_devices, ARRAY_SIZE(laguna_spi_devices));
++              }
++
++              if ((laguna_info.config_bitmap & SPI0_LOAD) ||
++                  (laguna_info.config_bitmap & SPI1_LOAD))
++                      platform_device_register(&laguna_spi_controller);
++
++              /*
++               * Do any model specific setup not known by the bitmap by matching
++               *  the first 6 characters of the model name
++               */
++
++              if (strncmp(laguna_info.model, "GW2388", 6) == 0) {
++                      laguna_gpio_leds_data.num_leds = 2;
++              } else if (strncmp(laguna_info.model, "GW2380", 6) == 0) {
++                      laguna_gpio_leds[0].gpio = 107;
++                      laguna_gpio_leds[1].gpio = 106;
++                      laguna_gpio_leds_data.num_leds = 2;
++              }
++              platform_device_register(&laguna_gpio_leds_device);
++      } else {
++              // Do some defaults here, not sure what yet
++      }
++      return 0;
++}
++
++late_initcall(laguna_model_setup);
++
++MACHINE_START(GW2388, "Gateworks Corporation Laguna Platform")
++      .atag_offset    = 0x100,
++      .map_io         = laguna_map_io,
++      .init_irq       = cns3xxx_init_irq,
++      .timer          = &cns3xxx_timer,
++      .init_machine   = laguna_init,
++MACHINE_END
+--- a/arch/arm/mach-cns3xxx/Kconfig
++++ b/arch/arm/mach-cns3xxx/Kconfig
+@@ -11,4 +11,14 @@ config MACH_CNS3420VB
+         This is a platform with an on-board ARM11 MPCore and has support
+         for USB, USB-OTG, MMC/SD/SDIO, SATA, PCI-E, etc.
++config MACH_GW2388
++      bool "Support for Gateworks Laguna Platform"
++      select HAVE_ARM_SCU if SMP
++      select MIGHT_HAVE_PCI
++      help
++        Include support for the Gateworks Laguna Platform
++
++        This is a platform with an on-board ARM11 MPCore and has support
++        for USB, USB-OTG, MMC/SD/SDIO, SATA, PCI-E, I2C, GIG, etc.
++
+ endmenu
+--- a/arch/arm/mach-cns3xxx/core.c
++++ b/arch/arm/mach-cns3xxx/core.c
+@@ -19,6 +19,7 @@
+ #include <asm/mach/time.h>
+ #include <asm/mach/irq.h>
+ #include <asm/hardware/gic.h>
++#include <asm/smp_twd.h>
+ #include <asm/hardware/cache-l2x0.h>
+ #include <mach/cns3xxx.h>
+ #include "core.h"
+@@ -68,11 +69,24 @@ static struct map_desc cns3xxx_io_desc[]
+               .pfn            = __phys_to_pfn(CNS3XXX_PM_BASE),
+               .length         = SZ_4K,
+               .type           = MT_DEVICE,
++      }, {
++              .virtual        = CNS3XXX_SWITCH_BASE_VIRT,
++              .pfn            = __phys_to_pfn(CNS3XXX_SWITCH_BASE),
++              .length         = SZ_4K,
++              .type           = MT_DEVICE,
++      }, {
++              .virtual        = CNS3XXX_SSP_BASE_VIRT,
++              .pfn            = __phys_to_pfn(CNS3XXX_SSP_BASE),
++              .length         = SZ_4K,
++              .type           = MT_DEVICE,
+       },
+ };
+ void __init cns3xxx_map_io(void)
+ {
++#ifdef CONFIG_LOCAL_TIMERS
++      twd_base = (void __iomem *) CNS3XXX_TC11MP_TWD_BASE_VIRT;
++#endif
+       iotable_init(cns3xxx_io_desc, ARRAY_SIZE(cns3xxx_io_desc));
+ }
+--- a/arch/arm/Kconfig
++++ b/arch/arm/Kconfig
+@@ -366,6 +366,7 @@ config ARCH_CLPS711X
+ config ARCH_CNS3XXX
+       bool "Cavium Networks CNS3XXX family"
+       select CPU_V6K
++      select ARCH_WANT_OPTIONAL_GPIOLIB
+       select GENERIC_CLOCKEVENTS
+       select ARM_GIC
+       select CLKDEV_LOOKUP
+--- /dev/null
++++ b/arch/arm/mach-cns3xxx/include/mach/gpio.h
+@@ -0,0 +1,98 @@
++/*
++ * arch/arm/mach-cns3xxx/include/mach/gpio.h
++ *
++ * CNS3xxx GPIO wrappers for arch-neutral GPIO calls
++ *
++ * Copyright 2011 Gateworks Corporation
++ *              Chris Lang <clang@gateworks.com>
++ *
++ * Based on IXP implementation by Milan Svoboda <msvoboda@ra.rockwell.com>
++ * Based on PXA implementation by Philipp Zabel <philipp.zabel@gmail.com>
++ *
++ * This program is free software; you can redistribute it and/or modify
++ * it under the terms of the GNU General Public License as published by
++ * the Free Software Foundation; either version 2 of the License, or
++ * (at your option) any later version.
++ *
++ * This program is distributed in the hope that it will be useful,
++ * but WITHOUT ANY WARRANTY; without even the implied warranty of
++ * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
++ * GNU General Public License for more details.
++ *
++ * You should have received a copy of the GNU General Public License
++ * along with this program; if not, write to the Free Software
++ * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA
++ *
++ */
++
++#ifndef __ASM_ARCH_CNS3XXX_GPIO_H
++#define __ASM_ARCH_CNS3XXX_GPIO_H
++
++#include <linux/kernel.h>
++#include <linux/io.h>
++#include <mach/platform.h>
++#include <asm-generic/gpio.h>                 /* cansleep wrappers */
++
++#define NR_BUILTIN_GPIO 64
++
++#define CNS3XXX_GPIO_IN    0x0
++#define CNS3XXX_GPIO_OUT   0x1
++
++#define CNS3XXX_GPIO_LO   0
++#define CNS3XXX_GPIO_HI   1
++
++#define CNS3XXX_GPIO_OUTPUT         0x00
++#define CNS3XXX_GPIO_INPUT          0x04
++#define CNS3XXX_GPIO_DIR            0x08
++#define CNS3XXX_GPIO_SET            0x10
++#define CNS3XXX_GPIO_CLEAR          0x14
++
++static inline void gpio_line_get(u8 line, int *value)
++{
++      if (line < 32)
++              *value = ((__raw_readl(CNS3XXX_GPIOA_BASE_VIRT + CNS3XXX_GPIO_INPUT) >> line) & 0x1);
++      else
++              *value = ((__raw_readl(CNS3XXX_GPIOB_BASE_VIRT + CNS3XXX_GPIO_INPUT) >> (line - 32)) & 0x1);
++}
++
++static inline void gpio_line_set(u8 line, int value)
++{
++      if (line < 32) {
++              if (value)
++                      __raw_writel((1 << line), CNS3XXX_GPIOA_BASE_VIRT + CNS3XXX_GPIO_SET);
++              else
++                      __raw_writel((1 << line), CNS3XXX_GPIOA_BASE_VIRT + CNS3XXX_GPIO_CLEAR);
++      } else {
++              if (value)
++                      __raw_writel((1 << line), CNS3XXX_GPIOB_BASE_VIRT + CNS3XXX_GPIO_SET);
++              else
++                      __raw_writel((1 << line), CNS3XXX_GPIOB_BASE_VIRT + CNS3XXX_GPIO_CLEAR);
++      }
++}
++
++static inline int gpio_get_value(unsigned gpio)
++{
++      if (gpio < NR_BUILTIN_GPIO)
++      {
++              int value;
++              gpio_line_get(gpio, &value);
++              return value;
++      }
++      else
++              return __gpio_get_value(gpio);
++}
++
++static inline void gpio_set_value(unsigned gpio, int value)
++{
++      if (gpio < NR_BUILTIN_GPIO)
++              gpio_line_set(gpio, value);
++      else
++              __gpio_set_value(gpio, value);
++}
++
++#define gpio_cansleep __gpio_cansleep
++
++extern int gpio_to_irq(int gpio);
++extern int irq_to_gpio(int gpio);
++
++#endif
+--- a/arch/arm/mach-cns3xxx/Makefile
++++ b/arch/arm/mach-cns3xxx/Makefile
+@@ -1,6 +1,7 @@
+ obj-$(CONFIG_ARCH_CNS3XXX)            += core.o pm.o devices.o
+ obj-$(CONFIG_PCI)                     += pcie.o
+ obj-$(CONFIG_MACH_CNS3420VB)          += cns3420vb.o
++obj-$(CONFIG_MACH_GW2388)             += laguna.o
+ obj-$(CONFIG_SMP)                     += platsmp.o headsmp.o
+ obj-$(CONFIG_HOTPLUG_CPU)             += hotplug.o
+ obj-$(CONFIG_LOCAL_TIMERS)            += localtimer.o
+--- a/arch/arm/mach-cns3xxx/pcie.c
++++ b/arch/arm/mach-cns3xxx/pcie.c
+@@ -365,7 +365,7 @@ static int cns3xxx_pcie_abort_handler(un
+       return 0;
+ }
+-static int __init cns3xxx_pcie_init(void)
++int cns3xxx_pcie_init(u8 bitmap)
+ {
+       int i;
+@@ -376,6 +376,9 @@ static int __init cns3xxx_pcie_init(void
+                       "imprecise external abort");
+       for (i = 0; i < ARRAY_SIZE(cns3xxx_pcie); i++) {
++              if (!(bitmap & (1 << i)))
++                      continue;
++
+               iotable_init(cns3xxx_pcie[i].cfg_bases,
+                            ARRAY_SIZE(cns3xxx_pcie[i].cfg_bases));
+               cns3xxx_pcie_check_link(&cns3xxx_pcie[i]);
+@@ -387,4 +390,3 @@ static int __init cns3xxx_pcie_init(void
+       return 0;
+ }
+-device_initcall(cns3xxx_pcie_init);
+--- a/arch/arm/mach-cns3xxx/cns3420vb.c
++++ b/arch/arm/mach-cns3xxx/cns3420vb.c
+@@ -32,6 +32,7 @@
+ #include <asm/mach/time.h>
+ #include <mach/cns3xxx.h>
+ #include <mach/irqs.h>
++#include <mach/platform.h>
+ #include "core.h"
+ #include "devices.h"
+@@ -199,6 +200,8 @@ static void __init cns3420_init(void)
+       cns3xxx_ahci_init();
+       cns3xxx_sdhci_init();
++      cns3xxx_pcie_init(0x3);
++
+       pm_power_off = cns3xxx_power_off;
+ }
+--- a/arch/arm/mach-cns3xxx/core.h
++++ b/arch/arm/mach-cns3xxx/core.h
+@@ -12,6 +12,7 @@
+ #define __CNS3XXX_CORE_H
+ extern struct sys_timer cns3xxx_timer;
++extern int cns3xxx_pcie_init(u8 bitmap);
+ #ifdef CONFIG_CACHE_L2X0
+ void __init cns3xxx_l2x0_init(void);
diff --git a/target/linux/cns3xxx/patches-3.3/101-laguna_sdhci_card_detect.patch b/target/linux/cns3xxx/patches-3.3/101-laguna_sdhci_card_detect.patch
new file mode 100644 (file)
index 0000000..444c5d5
--- /dev/null
@@ -0,0 +1,16 @@
+--- a/drivers/mmc/host/sdhci-cns3xxx.c
++++ b/drivers/mmc/host/sdhci-cns3xxx.c
+@@ -89,10 +89,11 @@ static struct sdhci_pltfm_data sdhci_cns
+       .ops = &sdhci_cns3xxx_ops,
+       .quirks = SDHCI_QUIRK_BROKEN_DMA |
+                 SDHCI_QUIRK_DATA_TIMEOUT_USES_SDCLK |
+-                SDHCI_QUIRK_INVERTED_WRITE_PROTECT |
++                //SDHCI_QUIRK_INVERTED_WRITE_PROTECT |
+                 SDHCI_QUIRK_CAP_CLOCK_BASE_BROKEN |
+                 SDHCI_QUIRK_BROKEN_TIMEOUT_VAL |
+-                SDHCI_QUIRK_NONSTANDARD_CLOCK,
++                SDHCI_QUIRK_NONSTANDARD_CLOCK |
++                SDHCI_QUIRK_BROKEN_CARD_DETECTION,
+ };
+ static int __devinit sdhci_cns3xxx_probe(struct platform_device *pdev)
diff --git a/target/linux/cns3xxx/patches-3.3/102-cns3xxx_timers.patch b/target/linux/cns3xxx/patches-3.3/102-cns3xxx_timers.patch
new file mode 100644 (file)
index 0000000..9adf007
--- /dev/null
@@ -0,0 +1,109 @@
+--- a/arch/arm/mach-cns3xxx/core.c
++++ b/arch/arm/mach-cns3xxx/core.c
+@@ -125,12 +125,13 @@ static void cns3xxx_timer_set_mode(enum
+       switch (mode) {
+       case CLOCK_EVT_MODE_PERIODIC:
+-              reload = pclk * 20 / (3 * HZ) * 0x25000;
++              reload = pclk * 1000000 / HZ;
+               writel(reload, cns3xxx_tmr1 + TIMER1_AUTO_RELOAD_OFFSET);
+               ctrl |= (1 << 0) | (1 << 2) | (1 << 9);
+               break;
+       case CLOCK_EVT_MODE_ONESHOT:
+               /* period set, and timer enabled in 'next_event' hook */
++              writel(0, cns3xxx_tmr1 + TIMER1_AUTO_RELOAD_OFFSET);
+               ctrl |= (1 << 2) | (1 << 9);
+               break;
+       case CLOCK_EVT_MODE_UNUSED:
+@@ -155,11 +156,11 @@ static int cns3xxx_timer_set_next_event(
+ static struct clock_event_device cns3xxx_tmr1_clockevent = {
+       .name           = "cns3xxx timer1",
+-      .shift          = 8,
++      .shift          = 32,
+       .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT,
+       .set_mode       = cns3xxx_timer_set_mode,
+       .set_next_event = cns3xxx_timer_set_next_event,
+-      .rating         = 350,
++      .rating         = 300,
+       .cpumask        = cpu_all_mask,
+ };
+@@ -201,6 +202,35 @@ static struct irqaction cns3xxx_timer_ir
+       .handler        = cns3xxx_timer_interrupt,
+ };
++static cycle_t cns3xxx_get_cycles(struct clocksource *cs)
++{
++  u64 val;
++
++  val = readl(cns3xxx_tmr1 + TIMER_FREERUN_CONTROL_OFFSET);
++  val &= 0xffff;
++
++  return ((val << 32) | readl(cns3xxx_tmr1 + TIMER_FREERUN_OFFSET));
++}
++
++static struct clocksource clocksource_cns3xxx = {
++      .name = "freerun",
++      .rating = 200,
++      .read = cns3xxx_get_cycles,
++      .mask = CLOCKSOURCE_MASK(48),
++      .shift  = 16,
++      .flags  = CLOCK_SOURCE_IS_CONTINUOUS,
++};
++
++static void __init cns3xxx_clocksource_init(void)
++{
++      /* Reset the FreeRunning counter */
++      writel((1 << 16), cns3xxx_tmr1 + TIMER_FREERUN_CONTROL_OFFSET);
++
++      clocksource_cns3xxx.mult =
++              clocksource_khz2mult(100, clocksource_cns3xxx.shift);
++      clocksource_register(&clocksource_cns3xxx);
++}
++
+ /*
+  * Set up the clock source and clock events devices
+  */
+@@ -218,13 +248,12 @@ static void __init __cns3xxx_timer_init(
+       /* stop free running timer3 */
+       writel(0, cns3xxx_tmr1 + TIMER_FREERUN_CONTROL_OFFSET);
+-      /* timer1 */
+-      writel(0x5C800, cns3xxx_tmr1 + TIMER1_COUNTER_OFFSET);
+-      writel(0x5C800, cns3xxx_tmr1 + TIMER1_AUTO_RELOAD_OFFSET);
+-
+       writel(0, cns3xxx_tmr1 + TIMER1_MATCH_V1_OFFSET);
+       writel(0, cns3xxx_tmr1 + TIMER1_MATCH_V2_OFFSET);
++      val = (cns3xxx_cpu_clock() >> 3) * 1000000 / HZ;
++      writel(val, cns3xxx_tmr1 + TIMER1_COUNTER_OFFSET);
++
+       /* mask irq, non-mask timer1 overflow */
+       irq_mask = readl(cns3xxx_tmr1 + TIMER1_2_INTERRUPT_MASK_OFFSET);
+       irq_mask &= ~(1 << 2);
+@@ -236,23 +265,9 @@ static void __init __cns3xxx_timer_init(
+       val |= (1 << 9);
+       writel(val, cns3xxx_tmr1 + TIMER1_2_CONTROL_OFFSET);
+-      /* timer2 */
+-      writel(0, cns3xxx_tmr1 + TIMER2_MATCH_V1_OFFSET);
+-      writel(0, cns3xxx_tmr1 + TIMER2_MATCH_V2_OFFSET);
+-
+-      /* mask irq */
+-      irq_mask = readl(cns3xxx_tmr1 + TIMER1_2_INTERRUPT_MASK_OFFSET);
+-      irq_mask |= ((1 << 3) | (1 << 4) | (1 << 5));
+-      writel(irq_mask, cns3xxx_tmr1 + TIMER1_2_INTERRUPT_MASK_OFFSET);
+-
+-      /* down counter */
+-      val = readl(cns3xxx_tmr1 + TIMER1_2_CONTROL_OFFSET);
+-      val |= (1 << 10);
+-      writel(val, cns3xxx_tmr1 + TIMER1_2_CONTROL_OFFSET);
+-
+-      /* Make irqs happen for the system timer */
+       setup_irq(timer_irq, &cns3xxx_timer_irq);
++      cns3xxx_clocksource_init();
+       cns3xxx_clockevents_init(timer_irq);
+ }
diff --git a/target/linux/cns3xxx/patches-3.3/104-cns3xxx_gpio.patch b/target/linux/cns3xxx/patches-3.3/104-cns3xxx_gpio.patch
new file mode 100644 (file)
index 0000000..c5928e5
--- /dev/null
@@ -0,0 +1,118 @@
+--- a/arch/arm/mach-cns3xxx/cns3420vb.c
++++ b/arch/arm/mach-cns3xxx/cns3420vb.c
+@@ -216,7 +216,7 @@ static struct map_desc cns3420_io_desc[]
+ static void __init cns3420_map_io(void)
+ {
+-      cns3xxx_map_io();
++      cns3xxx_common_init();
+       iotable_init(cns3420_io_desc, ARRAY_SIZE(cns3420_io_desc));
+       cns3420_early_serial_setup();
+--- a/arch/arm/mach-cns3xxx/core.c
++++ b/arch/arm/mach-cns3xxx/core.c
+@@ -21,6 +21,7 @@
+ #include <asm/hardware/gic.h>
+ #include <asm/smp_twd.h>
+ #include <asm/hardware/cache-l2x0.h>
++#include <asm/gpio.h>
+ #include <mach/cns3xxx.h>
+ #include "core.h"
+@@ -82,12 +83,73 @@ static struct map_desc cns3xxx_io_desc[]
+       },
+ };
+-void __init cns3xxx_map_io(void)
++static inline void gpio_line_config(u8 line, u32 direction)
++{
++      u32 reg;
++      if (direction) {
++              if (line < 32) {
++                      reg = __raw_readl(CNS3XXX_GPIOA_BASE_VIRT + CNS3XXX_GPIO_DIR);
++                      reg |= (1 << line);
++                      __raw_writel(reg, CNS3XXX_GPIOA_BASE_VIRT + CNS3XXX_GPIO_DIR);
++              } else {
++                      reg = __raw_readl(CNS3XXX_GPIOB_BASE_VIRT + CNS3XXX_GPIO_DIR);
++                      reg |= (1 << (line - 32));
++                      __raw_writel(reg, CNS3XXX_GPIOB_BASE_VIRT + CNS3XXX_GPIO_DIR);
++              }
++      } else {
++              if (line < 32) {
++                      reg = __raw_readl(CNS3XXX_GPIOA_BASE_VIRT + CNS3XXX_GPIO_DIR);
++                      reg &= ~(1 << line);
++                      __raw_writel(reg, CNS3XXX_GPIOA_BASE_VIRT + CNS3XXX_GPIO_DIR);
++              } else {
++                      reg = __raw_readl(CNS3XXX_GPIOB_BASE_VIRT + CNS3XXX_GPIO_DIR);
++                      reg &= ~(1 << (line - 32));
++                      __raw_writel(reg, CNS3XXX_GPIOB_BASE_VIRT + CNS3XXX_GPIO_DIR);
++              }
++      }
++}
++
++static int cns3xxx_gpio_direction_input(struct gpio_chip *chip, unsigned gpio)
++{
++      gpio_line_config(gpio, CNS3XXX_GPIO_IN);
++      return 0;
++}
++
++static int cns3xxx_gpio_direction_output(struct gpio_chip *chip, unsigned gpio, int level)
++{
++      gpio_line_set(gpio, level);
++      gpio_line_config(gpio, CNS3XXX_GPIO_OUT);
++      return 0;
++}
++
++static int cns3xxx_gpio_get_value(struct gpio_chip *chip, unsigned gpio)
++{
++      return gpio_get_value(gpio);
++}
++
++static void cns3xxx_gpio_set_value(struct gpio_chip *chip, unsigned gpio, int value)
++{
++      gpio_set_value(gpio, value);
++}
++
++static struct gpio_chip cns3xxx_gpio_chip = {
++      .label                  = "CNS3XXX_GPIO_CHIP",
++      .direction_input        = cns3xxx_gpio_direction_input,
++      .direction_output       = cns3xxx_gpio_direction_output,
++      .get                    = cns3xxx_gpio_get_value,
++      .set                    = cns3xxx_gpio_set_value,
++      .base                   = 0,
++      .ngpio                  = 64,
++};
++
++void __init cns3xxx_common_init(void)
+ {
+ #ifdef CONFIG_LOCAL_TIMERS
+       twd_base = (void __iomem *) CNS3XXX_TC11MP_TWD_BASE_VIRT;
+ #endif
+       iotable_init(cns3xxx_io_desc, ARRAY_SIZE(cns3xxx_io_desc));
++
++      gpiochip_add(&cns3xxx_gpio_chip);
+ }
+ /* used by entry-macro.S */
+--- a/arch/arm/mach-cns3xxx/core.h
++++ b/arch/arm/mach-cns3xxx/core.h
+@@ -20,7 +20,7 @@ void __init cns3xxx_l2x0_init(void);
+ static inline void cns3xxx_l2x0_init(void) {}
+ #endif /* CONFIG_CACHE_L2X0 */
+-void __init cns3xxx_map_io(void);
++void __init cns3xxx_common_init(void);
+ void __init cns3xxx_init_irq(void);
+ void cns3xxx_power_off(void);
+ void cns3xxx_restart(char, const char *);
+--- a/arch/arm/mach-cns3xxx/laguna.c
++++ b/arch/arm/mach-cns3xxx/laguna.c
+@@ -611,7 +611,7 @@ static struct map_desc laguna_io_desc[]
+ static void __init laguna_map_io(void)
+ {
+-      cns3xxx_map_io();
++      cns3xxx_common_init();
+       iotable_init(laguna_io_desc, ARRAY_SIZE(laguna_io_desc));
+       laguna_early_serial_setup();
+ }
diff --git a/target/linux/cns3xxx/patches-3.3/105-cns3xxx_pcie_io.patch b/target/linux/cns3xxx/patches-3.3/105-cns3xxx_pcie_io.patch
new file mode 100644 (file)
index 0000000..e7fe0b1
--- /dev/null
@@ -0,0 +1,88 @@
+--- a/arch/arm/mach-cns3xxx/core.c
++++ b/arch/arm/mach-cns3xxx/core.c
+@@ -80,6 +80,16 @@ static struct map_desc cns3xxx_io_desc[]
+               .pfn            = __phys_to_pfn(CNS3XXX_SSP_BASE),
+               .length         = SZ_4K,
+               .type           = MT_DEVICE,
++      }, {
++              .virtual        = CNS3XXX_PCIE0_IO_BASE_VIRT,
++              .pfn            = __phys_to_pfn(CNS3XXX_PCIE0_IO_BASE),
++              .length         = SZ_16M,
++              .type           = MT_DEVICE,
++      }, {
++              .virtual        = CNS3XXX_PCIE1_IO_BASE_VIRT,
++              .pfn            = __phys_to_pfn(CNS3XXX_PCIE1_IO_BASE),
++              .length         = SZ_16M,
++              .type           = MT_DEVICE,
+       },
+ };
+@@ -155,13 +165,13 @@ void __init cns3xxx_common_init(void)
+ /* used by entry-macro.S */
+ void __init cns3xxx_init_irq(void)
+ {
+-      gic_init(0, 29, __io(CNS3XXX_TC11MP_GIC_DIST_BASE_VIRT),
+-               __io(CNS3XXX_TC11MP_GIC_CPU_BASE_VIRT));
++      gic_init(0, 29, (void __iomem *) CNS3XXX_TC11MP_GIC_DIST_BASE_VIRT,
++               (void __iomem *) CNS3XXX_TC11MP_GIC_CPU_BASE_VIRT);
+ }
+ void cns3xxx_power_off(void)
+ {
+-      u32 __iomem *pm_base = __io(CNS3XXX_PM_BASE_VIRT);
++      u32 __iomem *pm_base = (void __iomem *) CNS3XXX_PM_BASE_VIRT;
+       u32 clkctrl;
+       printk(KERN_INFO "powering system down...\n");
+@@ -335,7 +345,7 @@ static void __init __cns3xxx_timer_init(
+ static void __init cns3xxx_timer_init(void)
+ {
+-      cns3xxx_tmr1 = __io(CNS3XXX_TIMER1_2_3_BASE_VIRT);
++      cns3xxx_tmr1 = (void __iomem *) CNS3XXX_TIMER1_2_3_BASE_VIRT;
+       __cns3xxx_timer_init(IRQ_CNS3XXX_TIMER0);
+ }
+--- a/arch/arm/mach-cns3xxx/devices.c
++++ b/arch/arm/mach-cns3xxx/devices.c
+@@ -98,7 +98,7 @@ static struct platform_device cns3xxx_sd
+ void __init cns3xxx_sdhci_init(void)
+ {
+-      u32 __iomem *gpioa = __io(CNS3XXX_MISC_BASE_VIRT + 0x0014);
++      u32 __iomem *gpioa = (void __iomem *) (CNS3XXX_MISC_BASE_VIRT + 0x0014);
+       u32 gpioa_pins = __raw_readl(gpioa);
+       /* MMC/SD pins share with GPIOA */
+--- a/arch/arm/mach-cns3xxx/include/mach/io.h
++++ b/arch/arm/mach-cns3xxx/include/mach/io.h
+@@ -9,9 +9,17 @@
+ #ifndef __MACH_IO_H
+ #define __MACH_IO_H
++#include "cns3xxx.h"
++
+ #define IO_SPACE_LIMIT 0xffffffff
+-#define __io(a)                       __typesafe_io(a)
++static inline void __iomem *__io(unsigned long addr)
++{
++      return (void __iomem *)((addr - CNS3XXX_PCIE0_IO_BASE)
++              + CNS3XXX_PCIE0_IO_BASE_VIRT);
++}
++
++#define __io(a)                       __io(a)
+ #define __mem_pci(a)          (a)
+ #endif
+--- a/drivers/spi/spi_cns3xxx.c
++++ b/drivers/spi/spi_cns3xxx.c
+@@ -273,7 +273,7 @@ done:
+ static void __init cns3xxx_spi_initial(void)
+ {
+-      u32 __iomem *gpiob = __io(CNS3XXX_MISC_BASE_VIRT + 0x0018);
++      u32 __iomem *gpiob = (void __iomem *) (CNS3XXX_MISC_BASE_VIRT + 0x0018);
+       u32 gpiob_pins = __raw_readl(gpiob);
+       /* MMC/SD pins share with GPIOA */
diff --git a/target/linux/cns3xxx/patches-3.3/106-cns3xxx_sata_support.patch b/target/linux/cns3xxx/patches-3.3/106-cns3xxx_sata_support.patch
new file mode 100644 (file)
index 0000000..e614385
--- /dev/null
@@ -0,0 +1,97 @@
+--- a/arch/arm/mach-cns3xxx/devices.c
++++ b/arch/arm/mach-cns3xxx/devices.c
+@@ -41,7 +41,7 @@ static struct resource cns3xxx_ahci_reso
+ static u64 cns3xxx_ahci_dmamask = DMA_BIT_MASK(32);
+ static struct platform_device cns3xxx_ahci_pdev = {
+-      .name           = "ahci",
++      .name           = "ahci-cns3xxx",
+       .id             = 0,
+       .resource       = cns3xxx_ahci_resource,
+       .num_resources  = ARRAY_SIZE(cns3xxx_ahci_resource),
+--- a/drivers/ata/ahci_platform.c
++++ b/drivers/ata/ahci_platform.c
+@@ -27,6 +27,7 @@ enum ahci_type {
+       AHCI,           /* standard platform ahci */
+       IMX53_AHCI,     /* ahci on i.mx53 */
+       STRICT_AHCI,    /* delayed DMA engine start */
++      CNS3XXX_AHCI,   /* AHCI on cns3xxx */
+ };
+ static struct platform_device_id ahci_devtype[] = {
+@@ -40,11 +41,32 @@ static struct platform_device_id ahci_de
+               .name = "strict-ahci",
+               .driver_data = STRICT_AHCI,
+       }, {
++              .name = "ahci-cns3xxx",
++              .driver_data = CNS3XXX_AHCI,
++      }, {
+               /* sentinel */
+       }
+ };
+ MODULE_DEVICE_TABLE(platform, ahci_devtype);
++static int
++cns3xxx_ahci_softreset(struct ata_link *link, unsigned int *class,
++                     unsigned long deadline)
++{
++      int pmp = sata_srst_pmp(link);
++      int ret;
++
++      ret = ahci_do_softreset(link, class, pmp, deadline, ahci_check_ready);
++      if (pmp && ret)
++              return ahci_do_softreset(link, class, 0, deadline,
++                      ahci_check_ready);
++      return ret;
++}
++
++static struct ata_port_operations cns3xxx_ahci_ops = {
++      .inherits               = &ahci_ops,
++      .softreset              = cns3xxx_ahci_softreset,
++};
+ static const struct ata_port_info ahci_port_info[] = {
+       /* by features */
+@@ -67,13 +89,19 @@ static const struct ata_port_info ahci_p
+               .udma_mask      = ATA_UDMA6,
+               .port_ops       = &ahci_ops,
+       },
++      [CNS3XXX_AHCI] = {
++              .flags          = AHCI_FLAG_COMMON,
++              .pio_mask       = ATA_PIO4,
++              .udma_mask      = ATA_UDMA6,
++              .port_ops       = &cns3xxx_ahci_ops,
++      }
+ };
+ static struct scsi_host_template ahci_platform_sht = {
+       AHCI_SHT("ahci_platform"),
+ };
+-static int __init ahci_probe(struct platform_device *pdev)
++static int __devinit ahci_probe(struct platform_device *pdev)
+ {
+       struct device *dev = &pdev->dev;
+       struct ahci_platform_data *pdata = dev_get_platdata(dev);
+@@ -285,6 +313,7 @@ static const struct of_device_id ahci_of
+ MODULE_DEVICE_TABLE(of, ahci_of_match);
+ static struct platform_driver ahci_driver = {
++      .probe = ahci_probe,
+       .remove = __devexit_p(ahci_remove),
+       .driver = {
+               .name = "ahci",
+@@ -299,7 +328,7 @@ static struct platform_driver ahci_drive
+ static int __init ahci_init(void)
+ {
+-      return platform_driver_probe(&ahci_driver, ahci_probe);
++      return platform_driver_register(&ahci_driver);
+ }
+ module_init(ahci_init);
+@@ -312,4 +341,3 @@ module_exit(ahci_exit);
+ MODULE_DESCRIPTION("AHCI SATA platform driver");
+ MODULE_AUTHOR("Anton Vorontsov <avorontsov@ru.mvista.com>");
+ MODULE_LICENSE("GPL");
+-MODULE_ALIAS("platform:ahci");
diff --git a/target/linux/cns3xxx/patches-3.3/107-cns3xxx_pcie-section-mismatch-fixes.patch b/target/linux/cns3xxx/patches-3.3/107-cns3xxx_pcie-section-mismatch-fixes.patch
new file mode 100644 (file)
index 0000000..d9095c7
--- /dev/null
@@ -0,0 +1,26 @@
+--- a/arch/arm/mach-cns3xxx/pcie.c
++++ b/arch/arm/mach-cns3xxx/pcie.c
+@@ -161,12 +161,12 @@ static int cns3xxx_pci_setup(int nr, str
+       return 1;
+ }
+-static struct pci_ops cns3xxx_pcie_ops = {
++struct pci_ops cns3xxx_pcie_ops = {
+       .read = cns3xxx_pci_read_config,
+       .write = cns3xxx_pci_write_config,
+ };
+-static struct pci_bus *cns3xxx_pci_scan_bus(int nr, struct pci_sys_data *sys)
++struct pci_bus * __devinit cns3xxx_pci_scan_bus(int nr, struct pci_sys_data *sys)
+ {
+       return pci_scan_root_bus(NULL, sys->busnr, &cns3xxx_pcie_ops, sys,
+                                &sys->resources);
+@@ -365,7 +365,7 @@ static int cns3xxx_pcie_abort_handler(un
+       return 0;
+ }
+-int cns3xxx_pcie_init(u8 bitmap)
++int __init cns3xxx_pcie_init(u8 bitmap)
+ {
+       int i;
diff --git a/target/linux/cns3xxx/patches-3.3/110-gateworks_gsp_support.patch b/target/linux/cns3xxx/patches-3.3/110-gateworks_gsp_support.patch
new file mode 100644 (file)
index 0000000..02fbdab
--- /dev/null
@@ -0,0 +1,339 @@
+--- a/drivers/hwmon/Kconfig
++++ b/drivers/hwmon/Kconfig
+@@ -423,6 +423,15 @@ config SENSORS_GL520SM
+         This driver can also be built as a module.  If so, the module
+         will be called gl520sm.
++config SENSORS_GSP
++      tristate "Gateworks System Peripheral"
++      depends on I2C && EXPERIMENTAL
++      help
++        If you say yes here you get support for the Gateworks System Peripherals.
++
++        This driver can also be built as a module. If so, the module
++        will be called gsp.
++
+ config SENSORS_GPIO_FAN
+       tristate "GPIO fan"
+       depends on GENERIC_GPIO
+--- a/drivers/hwmon/Makefile
++++ b/drivers/hwmon/Makefile
+@@ -125,6 +125,7 @@ obj-$(CONFIG_SENSORS_W83L785TS)    += w83l7
+ obj-$(CONFIG_SENSORS_W83L786NG)       += w83l786ng.o
+ obj-$(CONFIG_SENSORS_WM831X)  += wm831x-hwmon.o
+ obj-$(CONFIG_SENSORS_WM8350)  += wm8350-hwmon.o
++obj-$(CONFIG_SENSORS_GSP)     += gsp.o
+ obj-$(CONFIG_PMBUS)           += pmbus/
+--- /dev/null
++++ b/drivers/hwmon/gsp.c
+@@ -0,0 +1,308 @@
++/*
++ * A hwmon driver for the Gateworks System Peripheral
++ * Copyright (C) 2009 Gateworks Corporation
++ *
++ * Author: Chris Lang <clang@gateworks.com>
++ *
++ * This program is free software; you can redistribute it and/or modify
++ * it under the terms of the GNU General Public License,
++ * as published by the Free Software Foundation - version 2.
++ */
++
++#include <linux/module.h>
++#include <linux/i2c.h>
++#include <linux/hwmon.h>
++#include <linux/hwmon-sysfs.h>
++#include <linux/err.h>
++#include <linux/slab.h>
++
++#define DRV_VERSION "0.2"
++
++enum chips { gsp };
++
++/* AD7418 registers */
++#define GSP_REG_TEMP_IN               0x00
++#define GSP_REG_VIN           0x02
++#define GSP_REG_3P3           0x05
++#define GSP_REG_BAT           0x08
++#define GSP_REG_5P0           0x0b
++#define GSP_REG_CORE          0x0e
++#define GSP_REG_CPU1          0x11
++#define GSP_REG_CPU2          0x14
++#define GSP_REG_DRAM          0x17
++#define GSP_REG_EXT_BAT               0x1a
++#define GSP_REG_IO1           0x1d
++#define GSP_REG_IO2           0x20
++#define GSP_REG_PCIE          0x23
++#define GSP_REG_CURRENT               0x26
++#define GSP_FAN_0             0x2C
++#define GSP_FAN_1             0x2E
++#define GSP_FAN_2             0x30
++#define GSP_FAN_3             0x32
++#define GSP_FAN_4             0x34
++#define GSP_FAN_5             0x36
++
++struct gsp_sensor_info {
++      const char* name;
++      int reg;
++};
++
++static const struct gsp_sensor_info gsp_sensors[] = {
++      {"temp", GSP_REG_TEMP_IN},
++      {"vin", GSP_REG_VIN},
++      {"3p3", GSP_REG_3P3},
++      {"bat", GSP_REG_BAT},
++      {"5p0", GSP_REG_5P0},
++      {"core", GSP_REG_CORE},
++      {"cpu1", GSP_REG_CPU1},
++      {"cpu2", GSP_REG_CPU2},
++      {"dram", GSP_REG_DRAM},
++      {"ext_bat", GSP_REG_EXT_BAT},
++      {"io1", GSP_REG_IO1},
++      {"io2", GSP_REG_IO2},
++      {"pci2", GSP_REG_PCIE},
++      {"current", GSP_REG_CURRENT},
++      {"fan_point0", GSP_FAN_0},
++      {"fan_point1", GSP_FAN_1},
++      {"fan_point2", GSP_FAN_2},
++      {"fan_point3", GSP_FAN_3},
++      {"fan_point4", GSP_FAN_4},
++      {"fan_point5", GSP_FAN_5},
++};
++
++struct gsp_data {
++      struct device           *hwmon_dev;
++      struct attribute_group  attrs;
++      enum chips              type;
++};
++
++static int gsp_probe(struct i2c_client *client,
++                      const struct i2c_device_id *id);
++static int gsp_remove(struct i2c_client *client);
++
++static const struct i2c_device_id gsp_id[] = {
++      { "gsp", 0 },
++      { }
++};
++MODULE_DEVICE_TABLE(i2c, gsp_id);
++
++static struct i2c_driver gsp_driver = {
++      .driver = {
++              .name   = "gsp",
++      },
++      .probe          = gsp_probe,
++      .remove         = gsp_remove,
++      .id_table       = gsp_id,
++};
++
++/* All registers are word-sized, except for the configuration registers.
++ * AD7418 uses a high-byte first convention. Do NOT use those functions to
++ * access the configuration registers CONF and CONF2, as they are byte-sized.
++ */
++static inline int gsp_read(struct i2c_client *client, u8 reg)
++{
++      unsigned int adc = 0;
++      if (reg == GSP_REG_TEMP_IN || reg > GSP_REG_CURRENT)
++      {
++              adc |= i2c_smbus_read_byte_data(client, reg);
++              adc |= i2c_smbus_read_byte_data(client, reg + 1) << 8;
++              return adc;
++      }
++      else
++      {
++              adc |= i2c_smbus_read_byte_data(client, reg);
++              adc |= i2c_smbus_read_byte_data(client, reg + 1) << 8;
++              adc |= i2c_smbus_read_byte_data(client, reg + 2) << 16;
++              return adc;
++      }
++}
++
++static inline int gsp_write(struct i2c_client *client, u8 reg, u16 value)
++{
++      i2c_smbus_write_byte_data(client, reg, value & 0xff);
++      i2c_smbus_write_byte_data(client, reg + 1, ((value >> 8) & 0xff));
++      return 1;
++}
++
++static ssize_t show_adc(struct device *dev, struct device_attribute *devattr,
++                      char *buf)
++{
++      struct sensor_device_attribute *attr = to_sensor_dev_attr(devattr);
++      struct i2c_client *client = to_i2c_client(dev);
++      return sprintf(buf, "%d\n", gsp_read(client, gsp_sensors[attr->index].reg));
++}
++
++static ssize_t show_label(struct device *dev,
++                      struct device_attribute *devattr, char *buf)
++{
++      struct sensor_device_attribute *attr = to_sensor_dev_attr(devattr);
++
++      return sprintf(buf, "%s\n", gsp_sensors[attr->index].name);
++}
++
++static ssize_t store_fan(struct device *dev,
++                      struct device_attribute *devattr, const char *buf, size_t count)
++{
++      u16 val;
++      struct sensor_device_attribute *attr = to_sensor_dev_attr(devattr);
++      struct i2c_client *client = to_i2c_client(dev);
++      val = simple_strtoul(buf, NULL, 10);
++      gsp_write(client, gsp_sensors[attr->index].reg, val);
++      return count;
++}
++
++static SENSOR_DEVICE_ATTR(temp0_input, S_IRUGO, show_adc, NULL, 0);
++static SENSOR_DEVICE_ATTR(temp0_label, S_IRUGO, show_label, NULL, 0);
++
++static SENSOR_DEVICE_ATTR(in0_input, S_IRUGO, show_adc, NULL, 1);
++static SENSOR_DEVICE_ATTR(in0_label, S_IRUGO, show_label, NULL, 1);
++static SENSOR_DEVICE_ATTR(in1_input, S_IRUGO, show_adc, NULL, 2);
++static SENSOR_DEVICE_ATTR(in1_label, S_IRUGO, show_label, NULL, 2);
++static SENSOR_DEVICE_ATTR(in2_input, S_IRUGO, show_adc, NULL, 3);
++static SENSOR_DEVICE_ATTR(in2_label, S_IRUGO, show_label, NULL, 3);
++static SENSOR_DEVICE_ATTR(in3_input, S_IRUGO, show_adc, NULL, 4);
++static SENSOR_DEVICE_ATTR(in3_label, S_IRUGO, show_label, NULL, 4);
++static SENSOR_DEVICE_ATTR(in4_input, S_IRUGO, show_adc, NULL, 5);
++static SENSOR_DEVICE_ATTR(in4_label, S_IRUGO, show_label, NULL, 5);
++static SENSOR_DEVICE_ATTR(in5_input, S_IRUGO, show_adc, NULL, 6);
++static SENSOR_DEVICE_ATTR(in5_label, S_IRUGO, show_label, NULL, 6);
++static SENSOR_DEVICE_ATTR(in6_input, S_IRUGO, show_adc, NULL, 7);
++static SENSOR_DEVICE_ATTR(in6_label, S_IRUGO, show_label, NULL, 7);
++static SENSOR_DEVICE_ATTR(in7_input, S_IRUGO, show_adc, NULL, 8);
++static SENSOR_DEVICE_ATTR(in7_label, S_IRUGO, show_label, NULL, 8);
++static SENSOR_DEVICE_ATTR(in8_input, S_IRUGO, show_adc, NULL, 9);
++static SENSOR_DEVICE_ATTR(in8_label, S_IRUGO, show_label, NULL, 9);
++static SENSOR_DEVICE_ATTR(in9_input, S_IRUGO, show_adc, NULL, 10);
++static SENSOR_DEVICE_ATTR(in9_label, S_IRUGO, show_label, NULL, 10);
++static SENSOR_DEVICE_ATTR(in10_input, S_IRUGO, show_adc, NULL, 11);
++static SENSOR_DEVICE_ATTR(in10_label, S_IRUGO, show_label, NULL, 11);
++static SENSOR_DEVICE_ATTR(in11_input, S_IRUGO, show_adc, NULL, 12);
++static SENSOR_DEVICE_ATTR(in11_label, S_IRUGO, show_label, NULL, 12);
++static SENSOR_DEVICE_ATTR(in12_input, S_IRUGO, show_adc, NULL, 13);
++static SENSOR_DEVICE_ATTR(in12_label, S_IRUGO, show_label, NULL, 13);
++
++static SENSOR_DEVICE_ATTR(fan0_point0, S_IRUGO | S_IWUSR, show_adc, store_fan, 14);
++static SENSOR_DEVICE_ATTR(fan0_point1, S_IRUGO | S_IWUSR, show_adc, store_fan, 15);
++static SENSOR_DEVICE_ATTR(fan0_point2, S_IRUGO | S_IWUSR, show_adc, store_fan, 16);
++static SENSOR_DEVICE_ATTR(fan0_point3, S_IRUGO | S_IWUSR, show_adc, store_fan, 17);
++static SENSOR_DEVICE_ATTR(fan0_point4, S_IRUGO | S_IWUSR, show_adc, store_fan, 18);
++static SENSOR_DEVICE_ATTR(fan0_point5, S_IRUGO | S_IWUSR, show_adc, store_fan, 19);
++
++static struct attribute *gsp_attributes[] = {
++      &sensor_dev_attr_temp0_input.dev_attr.attr,
++      &sensor_dev_attr_in0_input.dev_attr.attr,
++      &sensor_dev_attr_in1_input.dev_attr.attr,
++      &sensor_dev_attr_in2_input.dev_attr.attr,
++      &sensor_dev_attr_in3_input.dev_attr.attr,
++      &sensor_dev_attr_in4_input.dev_attr.attr,
++      &sensor_dev_attr_in5_input.dev_attr.attr,
++      &sensor_dev_attr_in6_input.dev_attr.attr,
++      &sensor_dev_attr_in7_input.dev_attr.attr,
++      &sensor_dev_attr_in8_input.dev_attr.attr,
++      &sensor_dev_attr_in9_input.dev_attr.attr,
++      &sensor_dev_attr_in10_input.dev_attr.attr,
++      &sensor_dev_attr_in11_input.dev_attr.attr,
++      &sensor_dev_attr_in12_input.dev_attr.attr,
++
++      &sensor_dev_attr_temp0_label.dev_attr.attr,
++      &sensor_dev_attr_in0_label.dev_attr.attr,
++      &sensor_dev_attr_in1_label.dev_attr.attr,
++      &sensor_dev_attr_in2_label.dev_attr.attr,
++      &sensor_dev_attr_in3_label.dev_attr.attr,
++      &sensor_dev_attr_in4_label.dev_attr.attr,
++      &sensor_dev_attr_in5_label.dev_attr.attr,
++      &sensor_dev_attr_in6_label.dev_attr.attr,
++      &sensor_dev_attr_in7_label.dev_attr.attr,
++      &sensor_dev_attr_in8_label.dev_attr.attr,
++      &sensor_dev_attr_in9_label.dev_attr.attr,
++      &sensor_dev_attr_in10_label.dev_attr.attr,
++      &sensor_dev_attr_in11_label.dev_attr.attr,
++      &sensor_dev_attr_in12_label.dev_attr.attr,
++
++      &sensor_dev_attr_fan0_point0.dev_attr.attr,
++      &sensor_dev_attr_fan0_point1.dev_attr.attr,
++      &sensor_dev_attr_fan0_point2.dev_attr.attr,
++      &sensor_dev_attr_fan0_point3.dev_attr.attr,
++      &sensor_dev_attr_fan0_point4.dev_attr.attr,
++      &sensor_dev_attr_fan0_point5.dev_attr.attr,
++      NULL
++};
++
++
++static int gsp_probe(struct i2c_client *client,
++                       const struct i2c_device_id *id)
++{
++      struct i2c_adapter *adapter = client->adapter;
++      struct gsp_data *data;
++      int err;
++
++      if (!i2c_check_functionality(adapter, I2C_FUNC_SMBUS_BYTE_DATA |
++                                      I2C_FUNC_SMBUS_WORD_DATA)) {
++              err = -EOPNOTSUPP;
++              goto exit;
++      }
++
++      if (!(data = kzalloc(sizeof(struct gsp_data), GFP_KERNEL))) {
++              err = -ENOMEM;
++              goto exit;
++      }
++
++      i2c_set_clientdata(client, data);
++
++      data->type = id->driver_data;
++
++      switch (data->type) {
++      case 0:
++              data->attrs.attrs = gsp_attributes;
++              break;
++      }
++
++      dev_info(&client->dev, "%s chip found\n", client->name);
++
++      /* Register sysfs hooks */
++      if ((err = sysfs_create_group(&client->dev.kobj, &data->attrs)))
++              goto exit_free;
++
++      data->hwmon_dev = hwmon_device_register(&client->dev);
++      if (IS_ERR(data->hwmon_dev)) {
++              err = PTR_ERR(data->hwmon_dev);
++              goto exit_remove;
++      }
++
++      return 0;
++
++exit_remove:
++      sysfs_remove_group(&client->dev.kobj, &data->attrs);
++exit_free:
++      kfree(data);
++exit:
++      return err;
++}
++
++static int gsp_remove(struct i2c_client *client)
++{
++      struct gsp_data *data = i2c_get_clientdata(client);
++      hwmon_device_unregister(data->hwmon_dev);
++      sysfs_remove_group(&client->dev.kobj, &data->attrs);
++      kfree(data);
++      return 0;
++}
++
++static int __init gsp_init(void)
++{
++      return i2c_add_driver(&gsp_driver);
++}
++
++static void __exit gsp_exit(void)
++{
++      i2c_del_driver(&gsp_driver);
++}
++
++module_init(gsp_init);
++module_exit(gsp_exit);
++
++MODULE_AUTHOR("Chris Lang <clang@gateworks.com>");
++MODULE_DESCRIPTION("GSP HWMON driver");
++MODULE_LICENSE("GPL");
++MODULE_VERSION(DRV_VERSION);
++
diff --git a/target/linux/cns3xxx/patches-3.3/200-dwc_otg.patch b/target/linux/cns3xxx/patches-3.3/200-dwc_otg.patch
new file mode 100644 (file)
index 0000000..b53e508
--- /dev/null
@@ -0,0 +1,22702 @@
+--- a/drivers/Makefile
++++ b/drivers/Makefile
+@@ -70,6 +70,7 @@ obj-$(CONFIG_PARIDE)                 += block/paride/
+ obj-$(CONFIG_TC)              += tc/
+ obj-$(CONFIG_UWB)             += uwb/
+ obj-$(CONFIG_USB_OTG_UTILS)   += usb/
++obj-$(CONFIG_USB_DWC_OTG)     += usb/dwc/
+ obj-$(CONFIG_USB)             += usb/
+ obj-$(CONFIG_PCI)             += usb/
+ obj-$(CONFIG_USB_GADGET)      += usb/
+--- a/drivers/usb/Kconfig
++++ b/drivers/usb/Kconfig
+@@ -134,6 +134,8 @@ source "drivers/usb/musb/Kconfig"
+ source "drivers/usb/renesas_usbhs/Kconfig"
++source "drivers/usb/dwc/Kconfig"
++
+ source "drivers/usb/class/Kconfig"
+ source "drivers/usb/storage/Kconfig"
+--- /dev/null
++++ b/drivers/usb/dwc/Kconfig
+@@ -0,0 +1,44 @@
++#
++# USB Dual Role (OTG-ready) Controller Drivers
++# for silicon based on Synopsys DesignWare IP
++#
++
++comment "Enable Host or Gadget support for DesignWare OTG controller"
++depends on !USB && USB_GADGET=n
++
++config USB_DWC_OTG
++      tristate "Synopsys DWC OTG Controller"
++      depends on USB
++      help
++         This driver provides USB Device Controller support for the
++         Synopsys DesignWare USB OTG Core used on the Cavium CNS34xx SOC.
++
++config DWC_DEBUG
++      bool "Enable DWC Debugging"
++      depends on USB_DWC_OTG
++      default n
++      help
++         Enable DWC driver debugging
++
++choice
++      prompt "DWC Mode Selection"
++      depends on USB_DWC_OTG
++      default DWC_HOST_ONLY
++      help
++         Select the DWC Core in OTG, Host only, or Device only mode.
++
++config DWC_HOST_ONLY
++      bool "DWC Host Only Mode"
++
++config DWC_OTG_MODE
++      bool "DWC OTG Mode"
++      select USB_GADGET
++      select USB_GADGET_SELECTED
++
++config DWC_DEVICE_ONLY
++      bool "DWC Device Only Mode"
++      select USB_GADGET
++      select USB_GADGET_SELECTED
++
++endchoice
++
+--- /dev/null
++++ b/drivers/usb/dwc/Makefile
+@@ -0,0 +1,26 @@
++#
++# Makefile for DWC_otg Highspeed USB controller driver
++#
++
++EXTRA_CFLAGS  += -DDWC_HS_ELECT_TST
++#EXTRA_CFLAGS += -Dlinux -DDWC_HS_ELECT_TST
++#EXTRA_CFLAGS += -DDWC_EN_ISOC
++
++ifneq ($(CONFIG_DWC_HOST_ONLY),)
++EXTRA_CFLAGS    += -DDWC_HOST_ONLY
++endif
++
++ifneq ($(CONFIG_DWC_DEVICE_ONLY),)
++EXTRA_CFLAGS    += -DDWC_DEVICE_ONLY
++endif
++
++ifneq ($(CONFIG_DWC_DEBUG),)
++EXTRA_CFLAGS  += -DDEBUG
++endif
++
++obj-$(CONFIG_USB_DWC_OTG)     := dwc_otg.o
++
++dwc_otg-objs  := otg_driver.o otg_attr.o
++dwc_otg-objs  += otg_cil.o otg_cil_intr.o
++dwc_otg-objs  += otg_pcd.o otg_pcd_intr.o
++dwc_otg-objs  += otg_hcd.o otg_hcd_intr.o otg_hcd_queue.o
+--- /dev/null
++++ b/drivers/usb/dwc/otg_attr.c
+@@ -0,0 +1,886 @@
++/* ==========================================================================
++ * $File: //dwh/usb_iip/dev/software/otg/linux/drivers/dwc_otg_attr.c $
++ * $Revision: #31 $
++ * $Date: 2008/07/15 $
++ * $Change: 1064918 $
++ *
++ * Synopsys HS OTG Linux Software Driver and documentation (hereinafter,
++ * "Software") is an Unsupported proprietary work of Synopsys, Inc. unless
++ * otherwise expressly agreed to in writing between Synopsys and you.
++ *
++ * The Software IS NOT an item of Licensed Software or Licensed Product under
++ * any End User Software License Agreement or Agreement for Licensed Product
++ * with Synopsys or any supplement thereto. You are permitted to use and
++ * redistribute this Software in source and binary forms, with or without
++ * modification, provided that redistributions of source code must retain this
++ * notice. You may not view, use, disclose, copy or distribute this file or
++ * any information contained herein except pursuant to this license grant from
++ * Synopsys. If you do not agree with this notice, including the disclaimer
++ * below, then you are not authorized to use the Software.
++ *
++ * THIS SOFTWARE IS BEING DISTRIBUTED BY SYNOPSYS SOLELY ON AN "AS IS" BASIS
++ * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
++ * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
++ * ARE HEREBY DISCLAIMED. IN NO EVENT SHALL SYNOPSYS BE LIABLE FOR ANY DIRECT,
++ * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
++ * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
++ * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
++ * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
++ * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
++ * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH
++ * DAMAGE.
++ * ========================================================================== */
++
++/** @file
++ *
++ * The diagnostic interface will provide access to the controller for
++ * bringing up the hardware and testing.  The Linux driver attributes
++ * feature will be used to provide the Linux Diagnostic
++ * Interface. These attributes are accessed through sysfs.
++ */
++
++/** @page "Linux Module Attributes"
++ *
++ * The Linux module attributes feature is used to provide the Linux
++ * Diagnostic Interface.  These attributes are accessed through sysfs.
++ * The diagnostic interface will provide access to the controller for
++ * bringing up the hardware and testing.
++
++
++ The following table shows the attributes.
++ <table>
++ <tr>
++ <td><b> Name</b></td>
++ <td><b> Description</b></td>
++ <td><b> Access</b></td>
++ </tr>
++
++ <tr>
++ <td> mode </td>
++ <td> Returns the current mode: 0 for device mode, 1 for host mode</td>
++ <td> Read</td>
++ </tr>
++
++ <tr>
++ <td> hnpcapable </td>
++ <td> Gets or sets the "HNP-capable" bit in the Core USB Configuraton Register.
++ Read returns the current value.</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> srpcapable </td>
++ <td> Gets or sets the "SRP-capable" bit in the Core USB Configuraton Register.
++ Read returns the current value.</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> hnp </td>
++ <td> Initiates the Host Negotiation Protocol.  Read returns the status.</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> srp </td>
++ <td> Initiates the Session Request Protocol.  Read returns the status.</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> buspower </td>
++ <td> Gets or sets the Power State of the bus (0 - Off or 1 - On)</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> bussuspend </td>
++ <td> Suspends the USB bus.</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> busconnected </td>
++ <td> Gets the connection status of the bus</td>
++ <td> Read</td>
++ </tr>
++
++ <tr>
++ <td> gotgctl </td>
++ <td> Gets or sets the Core Control Status Register.</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> gusbcfg </td>
++ <td> Gets or sets the Core USB Configuration Register</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> grxfsiz </td>
++ <td> Gets or sets the Receive FIFO Size Register</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> gnptxfsiz </td>
++ <td> Gets or sets the non-periodic Transmit Size Register</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> gpvndctl </td>
++ <td> Gets or sets the PHY Vendor Control Register</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> ggpio </td>
++ <td> Gets the value in the lower 16-bits of the General Purpose IO Register
++ or sets the upper 16 bits.</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> guid </td>
++ <td> Gets or sets the value of the User ID Register</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> gsnpsid </td>
++ <td> Gets the value of the Synopsys ID Regester</td>
++ <td> Read</td>
++ </tr>
++
++ <tr>
++ <td> devspeed </td>
++ <td> Gets or sets the device speed setting in the DCFG register</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> enumspeed </td>
++ <td> Gets the device enumeration Speed.</td>
++ <td> Read</td>
++ </tr>
++
++ <tr>
++ <td> hptxfsiz </td>
++ <td> Gets the value of the Host Periodic Transmit FIFO</td>
++ <td> Read</td>
++ </tr>
++
++ <tr>
++ <td> hprt0 </td>
++ <td> Gets or sets the value in the Host Port Control and Status Register</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> regoffset </td>
++ <td> Sets the register offset for the next Register Access</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> regvalue </td>
++ <td> Gets or sets the value of the register at the offset in the regoffset attribute.</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> remote_wakeup </td>
++ <td> On read, shows the status of Remote Wakeup. On write, initiates a remote
++ wakeup of the host. When bit 0 is 1 and Remote Wakeup is enabled, the Remote
++ Wakeup signalling bit in the Device Control Register is set for 1
++ milli-second.</td>
++ <td> Read/Write</td>
++ </tr>
++
++ <tr>
++ <td> regdump </td>
++ <td> Dumps the contents of core registers.</td>
++ <td> Read</td>
++ </tr>
++
++ <tr>
++ <td> spramdump </td>
++ <td> Dumps the contents of core registers.</td>
++ <td> Read</td>
++ </tr>
++
++ <tr>
++ <td> hcddump </td>
++ <td> Dumps the current HCD state.</td>
++ <td> Read</td>
++ </tr>
++
++ <tr>
++ <td> hcd_frrem </td>
++ <td> Shows the average value of the Frame Remaining
++ field in the Host Frame Number/Frame Remaining register when an SOF interrupt
++ occurs. This can be used to determine the average interrupt latency. Also
++ shows the average Frame Remaining value for start_transfer and the "a" and
++ "b" sample points. The "a" and "b" sample points may be used during debugging
++ bto determine how long it takes to execute a section of the HCD code.</td>
++ <td> Read</td>
++ </tr>
++
++ <tr>
++ <td> rd_reg_test </td>
++ <td> Displays the time required to read the GNPTXFSIZ register many times
++ (the output shows the number of times the register is read).
++ <td> Read</td>
++ </tr>
++
++ <tr>
++ <td> wr_reg_test </td>
++ <td> Displays the time required to write the GNPTXFSIZ register many times
++ (the output shows the number of times the register is written).
++ <td> Read</td>
++ </tr>
++
++ </table>
++
++ Example usage:
++ To get the current mode:
++ cat /sys/devices/lm0/mode
++
++ To power down the USB:
++ echo 0 > /sys/devices/lm0/buspower
++ */
++
++#include <linux/kernel.h>
++#include <linux/module.h>
++#include <linux/moduleparam.h>
++#include <linux/init.h>
++#include <linux/device.h>
++#include <linux/platform_device.h>
++#include <linux/errno.h>
++#include <linux/types.h>
++#include <linux/stat.h>  /* permission constants */
++#include <linux/version.h>
++
++#include <asm/sizes.h>
++#include <asm/io.h>
++#include <asm/sizes.h>
++
++#include "otg_plat.h"
++#include "otg_attr.h"
++#include "otg_driver.h"
++#include "otg_pcd.h"
++#include "otg_hcd.h"
++
++/*
++ * MACROs for defining sysfs attribute
++ */
++#define DWC_OTG_DEVICE_ATTR_BITFIELD_SHOW(_otg_attr_name_,_addr_,_mask_,_shift_,_string_) \
++static ssize_t _otg_attr_name_##_show (struct device *_dev, struct device_attribute *attr, char *buf) \
++{ \
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      uint32_t val; \
++      val = dwc_read_reg32 (_addr_); \
++      val = (val & (_mask_)) >> _shift_; \
++      return sprintf (buf, "%s = 0x%x\n", _string_, val); \
++}
++#define DWC_OTG_DEVICE_ATTR_BITFIELD_STORE(_otg_attr_name_,_addr_,_mask_,_shift_,_string_) \
++static ssize_t _otg_attr_name_##_store (struct device *_dev, struct device_attribute *attr, \
++                                      const char *buf, size_t count) \
++{ \
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      uint32_t set = simple_strtoul(buf, NULL, 16); \
++      uint32_t clear = set; \
++      clear = ((~clear) << _shift_) & _mask_; \
++      set = (set << _shift_) & _mask_; \
++      dev_dbg(_dev, "Storing Address=0x%08x Set=0x%08x Clear=0x%08x\n", (uint32_t)_addr_, set, clear); \
++      dwc_modify_reg32(_addr_, clear, set); \
++      return count; \
++}
++
++/*
++ * MACROs for defining sysfs attribute for 32-bit registers
++ */
++#define DWC_OTG_DEVICE_ATTR_REG_SHOW(_otg_attr_name_,_addr_,_string_) \
++static ssize_t _otg_attr_name_##_show (struct device *_dev, struct device_attribute *attr, char *buf) \
++{ \
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      uint32_t val; \
++      val = dwc_read_reg32 (_addr_); \
++      return sprintf (buf, "%s = 0x%08x\n", _string_, val); \
++}
++#define DWC_OTG_DEVICE_ATTR_REG_STORE(_otg_attr_name_,_addr_,_string_) \
++static ssize_t _otg_attr_name_##_store (struct device *_dev, struct device_attribute *attr, \
++                                      const char *buf, size_t count) \
++{ \
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      uint32_t val = simple_strtoul(buf, NULL, 16); \
++      dev_dbg(_dev, "Storing Address=0x%08x Val=0x%08x\n", (uint32_t)_addr_, val); \
++      dwc_write_reg32(_addr_, val); \
++      return count; \
++}
++
++#define DWC_OTG_DEVICE_ATTR_BITFIELD_RW(_otg_attr_name_,_addr_,_mask_,_shift_,_string_) \
++DWC_OTG_DEVICE_ATTR_BITFIELD_SHOW(_otg_attr_name_,_addr_,_mask_,_shift_,_string_) \
++DWC_OTG_DEVICE_ATTR_BITFIELD_STORE(_otg_attr_name_,_addr_,_mask_,_shift_,_string_) \
++DEVICE_ATTR(_otg_attr_name_,0644,_otg_attr_name_##_show,_otg_attr_name_##_store);
++
++#define DWC_OTG_DEVICE_ATTR_BITFIELD_RO(_otg_attr_name_,_addr_,_mask_,_shift_,_string_) \
++DWC_OTG_DEVICE_ATTR_BITFIELD_SHOW(_otg_attr_name_,_addr_,_mask_,_shift_,_string_) \
++DEVICE_ATTR(_otg_attr_name_,0444,_otg_attr_name_##_show,NULL);
++
++#define DWC_OTG_DEVICE_ATTR_REG32_RW(_otg_attr_name_,_addr_,_string_) \
++DWC_OTG_DEVICE_ATTR_REG_SHOW(_otg_attr_name_,_addr_,_string_) \
++DWC_OTG_DEVICE_ATTR_REG_STORE(_otg_attr_name_,_addr_,_string_) \
++DEVICE_ATTR(_otg_attr_name_,0644,_otg_attr_name_##_show,_otg_attr_name_##_store);
++
++#define DWC_OTG_DEVICE_ATTR_REG32_RO(_otg_attr_name_,_addr_,_string_) \
++DWC_OTG_DEVICE_ATTR_REG_SHOW(_otg_attr_name_,_addr_,_string_) \
++DEVICE_ATTR(_otg_attr_name_,0444,_otg_attr_name_##_show,NULL);
++
++
++/** @name Functions for Show/Store of Attributes */
++/**@{*/
++
++/**
++ * Show the register offset of the Register Access.
++ */
++static ssize_t regoffset_show( struct device *_dev,
++                             struct device_attribute *attr,
++                             char *buf)
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      return snprintf(buf, sizeof("0xFFFFFFFF\n")+1,"0x%08x\n", otg_dev->reg_offset);
++}
++
++/**
++ * Set the register offset for the next Register Access       Read/Write
++ */
++static ssize_t regoffset_store( struct device *_dev,
++                              struct device_attribute *attr,
++                              const char *buf,
++                              size_t count )
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      uint32_t offset = simple_strtoul(buf, NULL, 16);
++      //dev_dbg(_dev, "Offset=0x%08x\n", offset);
++      if (offset < SZ_256K ) {
++              otg_dev->reg_offset = offset;
++      }
++      else {
++              dev_err( _dev, "invalid offset\n" );
++      }
++
++      return count;
++}
++DEVICE_ATTR(regoffset, S_IRUGO|S_IWUSR, (void *)regoffset_show, regoffset_store);
++
++
++/**
++ * Show the value of the register at the offset in the reg_offset
++ * attribute.
++ */
++static ssize_t regvalue_show( struct device *_dev,
++                            struct device_attribute *attr,
++                            char *buf)
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      uint32_t val;
++      volatile uint32_t *addr;
++
++      if (otg_dev->reg_offset != 0xFFFFFFFF &&
++          0 != otg_dev->base) {
++              /* Calculate the address */
++              addr = (uint32_t*)(otg_dev->reg_offset +
++                                 (uint8_t*)otg_dev->base);
++              //dev_dbg(_dev, "@0x%08x\n", (unsigned)addr);
++              val = dwc_read_reg32( addr );
++              return snprintf(buf, sizeof("Reg@0xFFFFFFFF = 0xFFFFFFFF\n")+1,
++                              "Reg@0x%06x = 0x%08x\n",
++                              otg_dev->reg_offset, val);
++      }
++      else {
++              dev_err(_dev, "Invalid offset (0x%0x)\n",
++                      otg_dev->reg_offset);
++              return sprintf(buf, "invalid offset\n" );
++      }
++}
++
++/**
++ * Store the value in the register at the offset in the reg_offset
++ * attribute.
++ *
++ */
++static ssize_t regvalue_store( struct device *_dev,
++                             struct device_attribute *attr,
++                             const char *buf,
++                             size_t count )
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      volatile uint32_t * addr;
++      uint32_t val = simple_strtoul(buf, NULL, 16);
++      //dev_dbg(_dev, "Offset=0x%08x Val=0x%08x\n", otg_dev->reg_offset, val);
++      if (otg_dev->reg_offset != 0xFFFFFFFF && 0 != otg_dev->base) {
++              /* Calculate the address */
++              addr = (uint32_t*)(otg_dev->reg_offset +
++                                 (uint8_t*)otg_dev->base);
++              //dev_dbg(_dev, "@0x%08x\n", (unsigned)addr);
++              dwc_write_reg32( addr, val );
++      }
++      else {
++              dev_err(_dev, "Invalid Register Offset (0x%08x)\n",
++                      otg_dev->reg_offset);
++      }
++      return count;
++}
++DEVICE_ATTR(regvalue,  S_IRUGO|S_IWUSR, regvalue_show, regvalue_store);
++
++/*
++ * Attributes
++ */
++DWC_OTG_DEVICE_ATTR_BITFIELD_RO(mode,&(otg_dev->core_if->core_global_regs->gotgctl),(1<<20),20,"Mode");
++DWC_OTG_DEVICE_ATTR_BITFIELD_RW(hnpcapable,&(otg_dev->core_if->core_global_regs->gusbcfg),(1<<9),9,"Mode");
++DWC_OTG_DEVICE_ATTR_BITFIELD_RW(srpcapable,&(otg_dev->core_if->core_global_regs->gusbcfg),(1<<8),8,"Mode");
++
++//DWC_OTG_DEVICE_ATTR_BITFIELD_RW(buspower,&(otg_dev->core_if->core_global_regs->gotgctl),(1<<8),8,"Mode");
++//DWC_OTG_DEVICE_ATTR_BITFIELD_RW(bussuspend,&(otg_dev->core_if->core_global_regs->gotgctl),(1<<8),8,"Mode");
++DWC_OTG_DEVICE_ATTR_BITFIELD_RO(busconnected,otg_dev->core_if->host_if->hprt0,0x01,0,"Bus Connected");
++
++DWC_OTG_DEVICE_ATTR_REG32_RW(gotgctl,&(otg_dev->core_if->core_global_regs->gotgctl),"GOTGCTL");
++DWC_OTG_DEVICE_ATTR_REG32_RW(gusbcfg,&(otg_dev->core_if->core_global_regs->gusbcfg),"GUSBCFG");
++DWC_OTG_DEVICE_ATTR_REG32_RW(grxfsiz,&(otg_dev->core_if->core_global_regs->grxfsiz),"GRXFSIZ");
++DWC_OTG_DEVICE_ATTR_REG32_RW(gnptxfsiz,&(otg_dev->core_if->core_global_regs->gnptxfsiz),"GNPTXFSIZ");
++DWC_OTG_DEVICE_ATTR_REG32_RW(gpvndctl,&(otg_dev->core_if->core_global_regs->gpvndctl),"GPVNDCTL");
++DWC_OTG_DEVICE_ATTR_REG32_RW(ggpio,&(otg_dev->core_if->core_global_regs->ggpio),"GGPIO");
++DWC_OTG_DEVICE_ATTR_REG32_RW(guid,&(otg_dev->core_if->core_global_regs->guid),"GUID");
++DWC_OTG_DEVICE_ATTR_REG32_RO(gsnpsid,&(otg_dev->core_if->core_global_regs->gsnpsid),"GSNPSID");
++DWC_OTG_DEVICE_ATTR_BITFIELD_RW(devspeed,&(otg_dev->core_if->dev_if->dev_global_regs->dcfg),0x3,0,"Device Speed");
++DWC_OTG_DEVICE_ATTR_BITFIELD_RO(enumspeed,&(otg_dev->core_if->dev_if->dev_global_regs->dsts),0x6,1,"Device Enumeration Speed");
++
++DWC_OTG_DEVICE_ATTR_REG32_RO(hptxfsiz,&(otg_dev->core_if->core_global_regs->hptxfsiz),"HPTXFSIZ");
++DWC_OTG_DEVICE_ATTR_REG32_RW(hprt0,otg_dev->core_if->host_if->hprt0,"HPRT0");
++
++
++/**
++ * @todo Add code to initiate the HNP.
++ */
++/**
++ * Show the HNP status bit
++ */
++static ssize_t hnp_show( struct device *_dev,
++                       struct device_attribute *attr,
++                       char *buf)
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      gotgctl_data_t val;
++      val.d32 = dwc_read_reg32 (&(otg_dev->core_if->core_global_regs->gotgctl));
++      return sprintf (buf, "HstNegScs = 0x%x\n", val.b.hstnegscs);
++}
++
++/**
++ * Set the HNP Request bit
++ */
++static ssize_t hnp_store( struct device *_dev,
++                        struct device_attribute *attr,
++                        const char *buf,
++                        size_t count )
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      uint32_t in = simple_strtoul(buf, NULL, 16);
++      uint32_t *addr = (uint32_t *)&(otg_dev->core_if->core_global_regs->gotgctl);
++      gotgctl_data_t mem;
++      mem.d32 = dwc_read_reg32(addr);
++      mem.b.hnpreq = in;
++      dev_dbg(_dev, "Storing Address=0x%08x Data=0x%08x\n", (uint32_t)addr, mem.d32);
++      dwc_write_reg32(addr, mem.d32);
++      return count;
++}
++DEVICE_ATTR(hnp, 0644, hnp_show, hnp_store);
++
++/**
++ * @todo Add code to initiate the SRP.
++ */
++/**
++ * Show the SRP status bit
++ */
++static ssize_t srp_show( struct device *_dev,
++                       struct device_attribute *attr,
++                       char *buf)
++{
++#ifndef DWC_HOST_ONLY
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      gotgctl_data_t val;
++      val.d32 = dwc_read_reg32 (&(otg_dev->core_if->core_global_regs->gotgctl));
++      return sprintf (buf, "SesReqScs = 0x%x\n", val.b.sesreqscs);
++#else
++      return sprintf(buf, "Host Only Mode!\n");
++#endif
++}
++
++
++
++/**
++ * Set the SRP Request bit
++ */
++static ssize_t srp_store( struct device *_dev,
++                        struct device_attribute *attr,
++                        const char *buf,
++                        size_t count )
++{
++#ifndef DWC_HOST_ONLY
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      dwc_otg_pcd_initiate_srp(otg_dev->pcd);
++#endif
++      return count;
++}
++DEVICE_ATTR(srp, 0644, srp_show, srp_store);
++
++/**
++ * @todo Need to do more for power on/off?
++ */
++/**
++ * Show the Bus Power status
++ */
++static ssize_t buspower_show( struct device *_dev,
++                            struct device_attribute *attr,
++                            char *buf)
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      hprt0_data_t val;
++      val.d32 = dwc_read_reg32 (otg_dev->core_if->host_if->hprt0);
++      return sprintf (buf, "Bus Power = 0x%x\n", val.b.prtpwr);
++}
++
++
++/**
++ * Set the Bus Power status
++ */
++static ssize_t buspower_store( struct device *_dev,
++                             struct device_attribute *attr,
++                             const char *buf,
++                             size_t count )
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      uint32_t on = simple_strtoul(buf, NULL, 16);
++      uint32_t *addr = (uint32_t *)otg_dev->core_if->host_if->hprt0;
++      hprt0_data_t mem;
++
++      mem.d32 = dwc_read_reg32(addr);
++      mem.b.prtpwr = on;
++
++      //dev_dbg(_dev, "Storing Address=0x%08x Data=0x%08x\n", (uint32_t)addr, mem.d32);
++      dwc_write_reg32(addr, mem.d32);
++
++      return count;
++}
++DEVICE_ATTR(buspower, 0644, buspower_show, buspower_store);
++
++/**
++ * @todo Need to do more for suspend?
++ */
++/**
++ * Show the Bus Suspend status
++ */
++static ssize_t bussuspend_show( struct device *_dev,
++                              struct device_attribute *attr,
++                              char *buf)
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      hprt0_data_t val;
++      val.d32 = dwc_read_reg32 (otg_dev->core_if->host_if->hprt0);
++      return sprintf (buf, "Bus Suspend = 0x%x\n", val.b.prtsusp);
++}
++
++/**
++ * Set the Bus Suspend status
++ */
++static ssize_t bussuspend_store( struct device *_dev,
++                               struct device_attribute *attr,
++                               const char *buf,
++                               size_t count )
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      uint32_t in = simple_strtoul(buf, NULL, 16);
++      uint32_t *addr = (uint32_t *)otg_dev->core_if->host_if->hprt0;
++      hprt0_data_t mem;
++      mem.d32 = dwc_read_reg32(addr);
++      mem.b.prtsusp = in;
++      dev_dbg(_dev, "Storing Address=0x%08x Data=0x%08x\n", (uint32_t)addr, mem.d32);
++      dwc_write_reg32(addr, mem.d32);
++      return count;
++}
++DEVICE_ATTR(bussuspend, 0644, bussuspend_show, bussuspend_store);
++
++/**
++ * Show the status of Remote Wakeup.
++ */
++static ssize_t remote_wakeup_show( struct device *_dev,
++                                 struct device_attribute *attr,
++                                 char *buf)
++{
++#ifndef DWC_HOST_ONLY
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      dctl_data_t val;
++      val.d32 =
++              dwc_read_reg32( &otg_dev->core_if->dev_if->dev_global_regs->dctl);
++      return sprintf( buf, "Remote Wakeup = %d Enabled = %d\n",
++                      val.b.rmtwkupsig, otg_dev->pcd->remote_wakeup_enable);
++#else
++      return sprintf(buf, "Host Only Mode!\n");
++#endif
++}
++/**
++ * Initiate a remote wakeup of the host.  The Device control register
++ * Remote Wakeup Signal bit is written if the PCD Remote wakeup enable
++ * flag is set.
++ *
++ */
++static ssize_t remote_wakeup_store( struct device *_dev,
++                                  struct device_attribute *attr,
++                                  const char *buf,
++                                  size_t count )
++{
++#ifndef DWC_HOST_ONLY
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      uint32_t val = simple_strtoul(buf, NULL, 16);
++      if (val&1) {
++              dwc_otg_pcd_remote_wakeup(otg_dev->pcd, 1);
++      }
++      else {
++              dwc_otg_pcd_remote_wakeup(otg_dev->pcd, 0);
++      }
++#endif
++      return count;
++}
++DEVICE_ATTR(remote_wakeup,  S_IRUGO|S_IWUSR, remote_wakeup_show,
++          remote_wakeup_store);
++
++/**
++ * Dump global registers and either host or device registers (depending on the
++ * current mode of the core).
++ */
++static ssize_t regdump_show( struct device *_dev,
++                           struct device_attribute *attr,
++                           char *buf)
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++        dwc_otg_dump_global_registers( otg_dev->core_if);
++        if (dwc_otg_is_host_mode(otg_dev->core_if)) {
++                dwc_otg_dump_host_registers( otg_dev->core_if);
++        } else {
++                dwc_otg_dump_dev_registers( otg_dev->core_if);
++
++        }
++      return sprintf( buf, "Register Dump\n" );
++}
++
++DEVICE_ATTR(regdump, S_IRUGO|S_IWUSR, regdump_show, 0);
++
++/**
++ * Dump global registers and either host or device registers (depending on the
++ * current mode of the core).
++ */
++static ssize_t spramdump_show( struct device *_dev,
++                             struct device_attribute *attr,
++                             char *buf)
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++        dwc_otg_dump_spram( otg_dev->core_if);
++
++        return sprintf( buf, "SPRAM Dump\n" );
++}
++
++DEVICE_ATTR(spramdump, S_IRUGO|S_IWUSR, spramdump_show, 0);
++
++/**
++ * Dump the current hcd state.
++ */
++static ssize_t hcddump_show( struct device *_dev,
++                           struct device_attribute *attr,
++                           char *buf)
++{
++#ifndef DWC_DEVICE_ONLY
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      dwc_otg_hcd_dump_state(otg_dev->hcd);
++#endif
++      return sprintf( buf, "HCD Dump\n" );
++}
++
++DEVICE_ATTR(hcddump, S_IRUGO|S_IWUSR, hcddump_show, 0);
++
++/**
++ * Dump the average frame remaining at SOF. This can be used to
++ * determine average interrupt latency. Frame remaining is also shown for
++ * start transfer and two additional sample points.
++ */
++static ssize_t hcd_frrem_show( struct device *_dev,
++                             struct device_attribute *attr,
++                             char *buf)
++{
++#ifndef DWC_DEVICE_ONLY
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      dwc_otg_hcd_dump_frrem(otg_dev->hcd);
++#endif
++      return sprintf( buf, "HCD Dump Frame Remaining\n" );
++}
++
++DEVICE_ATTR(hcd_frrem, S_IRUGO|S_IWUSR, hcd_frrem_show, 0);
++
++/**
++ * Displays the time required to read the GNPTXFSIZ register many times (the
++ * output shows the number of times the register is read).
++ */
++#define RW_REG_COUNT 10000000
++#define MSEC_PER_JIFFIE 1000/HZ
++static ssize_t rd_reg_test_show( struct device *_dev,
++                               struct device_attribute *attr,
++                               char *buf)
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      int i;
++      int time;
++      int start_jiffies;
++
++      printk("HZ %d, MSEC_PER_JIFFIE %d, loops_per_jiffy %lu\n",
++             HZ, MSEC_PER_JIFFIE, loops_per_jiffy);
++      start_jiffies = jiffies;
++      for (i = 0; i < RW_REG_COUNT; i++) {
++              dwc_read_reg32(&otg_dev->core_if->core_global_regs->gnptxfsiz);
++      }
++      time = jiffies - start_jiffies;
++      return sprintf( buf, "Time to read GNPTXFSIZ reg %d times: %d msecs (%d jiffies)\n",
++                      RW_REG_COUNT, time * MSEC_PER_JIFFIE, time );
++}
++
++DEVICE_ATTR(rd_reg_test, S_IRUGO|S_IWUSR, rd_reg_test_show, 0);
++
++/**
++ * Displays the time required to write the GNPTXFSIZ register many times (the
++ * output shows the number of times the register is written).
++ */
++static ssize_t wr_reg_test_show( struct device *_dev,
++                               struct device_attribute *attr,
++                               char *buf)
++{
++      struct platform_device *pdev = container_of(_dev, struct platform_device, dev); \
++      dwc_otg_device_t *otg_dev = platform_get_drvdata(pdev);         \
++      uint32_t reg_val;
++      int i;
++      int time;
++      int start_jiffies;
++
++      printk("HZ %d, MSEC_PER_JIFFIE %d, loops_per_jiffy %lu\n",
++             HZ, MSEC_PER_JIFFIE, loops_per_jiffy);
++      reg_val = dwc_read_reg32(&otg_dev->core_if->core_global_regs->gnptxfsiz);
++      start_jiffies = jiffies;
++      for (i = 0; i < RW_REG_COUNT; i++) {
++              dwc_write_reg32(&otg_dev->core_if->core_global_regs->gnptxfsiz, reg_val);
++      }
++      time = jiffies - start_jiffies;
++      return sprintf( buf, "Time to write GNPTXFSIZ reg %d times: %d msecs (%d jiffies)\n",
++                      RW_REG_COUNT, time * MSEC_PER_JIFFIE, time);
++}
++
++DEVICE_ATTR(wr_reg_test, S_IRUGO|S_IWUSR, wr_reg_test_show, 0);
++/**@}*/
++
++/**
++ * Create the device files
++ */
++void dwc_otg_attr_create (struct platform_device *pdev)
++{
++      struct device *dev = &pdev->dev;
++      int error;
++
++      error = device_create_file(dev, &dev_attr_regoffset);
++      error = device_create_file(dev, &dev_attr_regvalue);
++      error = device_create_file(dev, &dev_attr_mode);
++      error = device_create_file(dev, &dev_attr_hnpcapable);
++      error = device_create_file(dev, &dev_attr_srpcapable);
++      error = device_create_file(dev, &dev_attr_hnp);
++      error = device_create_file(dev, &dev_attr_srp);
++      error = device_create_file(dev, &dev_attr_buspower);
++      error = device_create_file(dev, &dev_attr_bussuspend);
++      error = device_create_file(dev, &dev_attr_busconnected);
++      error = device_create_file(dev, &dev_attr_gotgctl);
++      error = device_create_file(dev, &dev_attr_gusbcfg);
++      error = device_create_file(dev, &dev_attr_grxfsiz);
++      error = device_create_file(dev, &dev_attr_gnptxfsiz);
++      error = device_create_file(dev, &dev_attr_gpvndctl);
++      error = device_create_file(dev, &dev_attr_ggpio);
++      error = device_create_file(dev, &dev_attr_guid);
++      error = device_create_file(dev, &dev_attr_gsnpsid);
++      error = device_create_file(dev, &dev_attr_devspeed);
++      error = device_create_file(dev, &dev_attr_enumspeed);
++      error = device_create_file(dev, &dev_attr_hptxfsiz);
++      error = device_create_file(dev, &dev_attr_hprt0);
++      error = device_create_file(dev, &dev_attr_remote_wakeup);
++      error = device_create_file(dev, &dev_attr_regdump);
++      error = device_create_file(dev, &dev_attr_spramdump);
++      error = device_create_file(dev, &dev_attr_hcddump);
++      error = device_create_file(dev, &dev_attr_hcd_frrem);
++      error = device_create_file(dev, &dev_attr_rd_reg_test);
++      error = device_create_file(dev, &dev_attr_wr_reg_test);
++}
++
++/**
++ * Remove the device files
++ */
++void dwc_otg_attr_remove (struct platform_device *pdev)
++{
++      struct device *dev = &pdev->dev;
++
++      device_remove_file(dev, &dev_attr_regoffset);
++      device_remove_file(dev, &dev_attr_regvalue);
++      device_remove_file(dev, &dev_attr_mode);
++      device_remove_file(dev, &dev_attr_hnpcapable);
++      device_remove_file(dev, &dev_attr_srpcapable);
++      device_remove_file(dev, &dev_attr_hnp);
++      device_remove_file(dev, &dev_attr_srp);
++      device_remove_file(dev, &dev_attr_buspower);
++      device_remove_file(dev, &dev_attr_bussuspend);
++      device_remove_file(dev, &dev_attr_busconnected);
++      device_remove_file(dev, &dev_attr_gotgctl);
++      device_remove_file(dev, &dev_attr_gusbcfg);
++      device_remove_file(dev, &dev_attr_grxfsiz);
++      device_remove_file(dev, &dev_attr_gnptxfsiz);
++      device_remove_file(dev, &dev_attr_gpvndctl);
++      device_remove_file(dev, &dev_attr_ggpio);
++      device_remove_file(dev, &dev_attr_guid);
++      device_remove_file(dev, &dev_attr_gsnpsid);
++      device_remove_file(dev, &dev_attr_devspeed);
++      device_remove_file(dev, &dev_attr_enumspeed);
++      device_remove_file(dev, &dev_attr_hptxfsiz);
++      device_remove_file(dev, &dev_attr_hprt0);
++      device_remove_file(dev, &dev_attr_remote_wakeup);
++      device_remove_file(dev, &dev_attr_regdump);
++      device_remove_file(dev, &dev_attr_spramdump);
++      device_remove_file(dev, &dev_attr_hcddump);
++      device_remove_file(dev, &dev_attr_hcd_frrem);
++      device_remove_file(dev, &dev_attr_rd_reg_test);
++      device_remove_file(dev, &dev_attr_wr_reg_test);
++}
+--- /dev/null
++++ b/drivers/usb/dwc/otg_attr.h
+@@ -0,0 +1,67 @@
++/* ==========================================================================
++ * $File: //dwh/usb_iip/dev/software/otg/linux/drivers/dwc_otg_attr.h $
++ * $Revision: #7 $
++ * $Date: 2005/03/28 $
++ * $Change: 477051 $
++ *
++ * Synopsys HS OTG Linux Software Driver and documentation (hereinafter,
++ * "Software") is an Unsupported proprietary work of Synopsys, Inc. unless
++ * otherwise expressly agreed to in writing between Synopsys and you.
++ *
++ * The Software IS NOT an item of Licensed Software or Licensed Product under
++ * any End User Software License Agreement or Agreement for Licensed Product
++ * with Synopsys or any supplement thereto. You are permitted to use and
++ * redistribute this Software in source and binary forms, with or without
++ * modification, provided that redistributions of source code must retain this
++ * notice. You may not view, use, disclose, copy or distribute this file or
++ * any information contained herein except pursuant to this license grant from
++ * Synopsys. If you do not agree with this notice, including the disclaimer
++ * below, then you are not authorized to use the Software.
++ *
++ * THIS SOFTWARE IS BEING DISTRIBUTED BY SYNOPSYS SOLELY ON AN "AS IS" BASIS
++ * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
++ * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
++ * ARE HEREBY DISCLAIMED. IN NO EVENT SHALL SYNOPSYS BE LIABLE FOR ANY DIRECT,
++ * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
++ * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
++ * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
++ * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
++ * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
++ * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH
++ * DAMAGE.
++ * ========================================================================== */
++
++#if !defined(__DWC_OTG_ATTR_H__)
++#define __DWC_OTG_ATTR_H__
++
++/** @file
++ * This file contains the interface to the Linux device attributes.
++ */
++extern struct device_attribute dev_attr_regoffset;
++extern struct device_attribute dev_attr_regvalue;
++
++extern struct device_attribute dev_attr_mode;
++extern struct device_attribute dev_attr_hnpcapable;
++extern struct device_attribute dev_attr_srpcapable;
++extern struct device_attribute dev_attr_hnp;
++extern struct device_attribute dev_attr_srp;
++extern struct device_attribute dev_attr_buspower;
++extern struct device_attribute dev_attr_bussuspend;
++extern struct device_attribute dev_attr_busconnected;
++extern struct device_attribute dev_attr_gotgctl;
++extern struct device_attribute dev_attr_gusbcfg;
++extern struct device_attribute dev_attr_grxfsiz;
++extern struct device_attribute dev_attr_gnptxfsiz;
++extern struct device_attribute dev_attr_gpvndctl;
++extern struct device_attribute dev_attr_ggpio;
++extern struct device_attribute dev_attr_guid;
++extern struct device_attribute dev_attr_gsnpsid;
++extern struct device_attribute dev_attr_devspeed;
++extern struct device_attribute dev_attr_enumspeed;
++extern struct device_attribute dev_attr_hptxfsiz;
++extern struct device_attribute dev_attr_hprt0;
++
++void dwc_otg_attr_create (struct platform_device *pdev);
++void dwc_otg_attr_remove (struct platform_device *pdev);
++
++#endif
+--- /dev/null
++++ b/drivers/usb/dwc/otg_cil.c
+@@ -0,0 +1,3831 @@
++/* ==========================================================================
++ * $File: //dwh/usb_iip/dev/software/otg/linux/drivers/dwc_otg_cil.c $
++ * $Revision: #147 $
++ * $Date: 2008/10/16 $
++ * $Change: 1117667 $
++ *
++ * Synopsys HS OTG Linux Software Driver and documentation (hereinafter,
++ * "Software") is an Unsupported proprietary work of Synopsys, Inc. unless
++ * otherwise expressly agreed to in writing between Synopsys and you.
++ *
++ * The Software IS NOT an item of Licensed Software or Licensed Product under
++ * any End User Software License Agreement or Agreement for Licensed Product
++ * with Synopsys or any supplement thereto. You are permitted to use and
++ * redistribute this Software in source and binary forms, with or without
++ * modification, provided that redistributions of source code must retain this
++ * notice. You may not view, use, disclose, copy or distribute this file or
++ * any information contained herein except pursuant to this license grant from
++ * Synopsys. If you do not agree with this notice, including the disclaimer
++ * below, then you are not authorized to use the Software.
++ *
++ * THIS SOFTWARE IS BEING DISTRIBUTED BY SYNOPSYS SOLELY ON AN "AS IS" BASIS
++ * AND ANY EXPRESS OR IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE
++ * IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE
++ * ARE HEREBY DISCLAIMED. IN NO EVENT SHALL SYNOPSYS BE LIABLE FOR ANY DIRECT,
++ * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
++ * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
++ * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER
++ * CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT, STRICT
++ * LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY
++ * OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH
++ * DAMAGE.
++ * ========================================================================== */
++
++/** @file
++ *
++ * The Core Interface Layer provides basic services for accessing and
++ * managing the DWC_otg hardware. These services are used by both the
++ * Host Controller Driver and the Peripheral Controller Driver.
++ *
++ * The CIL manages the memory map for the core so that the HCD and PCD
++ * don't have to do this separately. It also handles basic tasks like
++ * reading/writing the registers and data FIFOs in the controller.
++ * Some of the data access functions provide encapsulation of several
++ * operations required to perform a task, such as writing multiple
++ * registers to start a transfer. Finally, the CIL performs basic
++ * services that are not specific to either the host or device modes
++ * of operation. These services include management of the OTG Host
++ * Negotiation Protocol (HNP) and Session Request Protocol (SRP). A
++ * Diagnostic API is also provided to allow testing of the controller
++ * hardware.
++ *
++ * The Core Interface Layer has the following requirements:
++ * - Provides basic controller operations.
++ * - Minimal use of OS services.
++ * - The OS services used will be abstracted by using inline functions
++ *     or macros.
++ *
++ */
++#include <asm/unaligned.h>
++#include <linux/dma-mapping.h>
++#ifdef DEBUG
++#include <linux/jiffies.h>
++#endif
++
++#include "otg_plat.h"
++#include "otg_regs.h"
++#include "otg_cil.h"
++#include "otg_pcd.h"
++
++
++/**
++ * This function is called to initialize the DWC_otg CSR data
++ * structures.        The register addresses in the device and host
++ * structures are initialized from the base address supplied by the
++ * caller.    The calling function must make the OS calls to get the
++ * base address of the DWC_otg controller registers.  The core_params
++ * argument holds the parameters that specify how the core should be
++ * configured.
++ *
++ * @param[in] reg_base_addr Base address of DWC_otg core registers
++ * @param[in] core_params Pointer to the core configuration parameters
++ *
++ */
++dwc_otg_core_if_t *dwc_otg_cil_init(const uint32_t *reg_base_addr,
++                                      dwc_otg_core_params_t *core_params)
++{
++      dwc_otg_core_if_t *core_if = 0;
++      dwc_otg_dev_if_t *dev_if = 0;
++      dwc_otg_host_if_t *host_if = 0;
++      uint8_t *reg_base = (uint8_t *)reg_base_addr;
++      int i = 0;
++
++      DWC_DEBUGPL(DBG_CILV, "%s(%p,%p)\n", __func__, reg_base_addr, core_params);
++
++      core_if = kmalloc(sizeof(dwc_otg_core_if_t), GFP_KERNEL);
++
++      if (core_if == 0) {
++              DWC_DEBUGPL(DBG_CIL, "Allocation of dwc_otg_core_if_t failed\n");
++              return 0;
++      }
++
++      memset(core_if, 0, sizeof(dwc_otg_core_if_t));
++
++      core_if->core_params = core_params;
++      core_if->core_global_regs = (dwc_otg_core_global_regs_t *)reg_base;
++
++      /*
++       * Allocate the Device Mode structures.
++       */
++      dev_if = kmalloc(sizeof(dwc_otg_dev_if_t), GFP_KERNEL);
++
++      if (dev_if == 0) {
++              DWC_DEBUGPL(DBG_CIL, "Allocation of dwc_otg_dev_if_t failed\n");
++              kfree(core_if);
++              return 0;
++      }
++
++      dev_if->dev_global_regs =
++                      (dwc_otg_device_global_regs_t *)(reg_base + DWC_DEV_GLOBAL_REG_OFFSET);
++
++      for (i=0; i<MAX_EPS_CHANNELS; i++)
++      {
++              dev_if->in_ep_regs[i] = (dwc_otg_dev_in_ep_regs_t *)
++                              (reg_base + DWC_DEV_IN_EP_REG_OFFSET +
++                               (i * DWC_EP_REG_OFFSET));
++
++              dev_if->out_ep_regs[i] = (dwc_otg_dev_out_ep_regs_t *)
++                              (reg_base + DWC_DEV_OUT_EP_REG_OFFSET +
++                               (i * DWC_EP_REG_OFFSET));
++              DWC_DEBUGPL(DBG_CILV, "in_ep_regs[%d]->diepctl=%p\n",
++                                      i, &dev_if->in_ep_regs[i]->diepctl);
++              DWC_DEBUGPL(DBG_CILV, "out_ep_regs[%d]->doepctl=%p\n",
++                                      i, &dev_if->out_ep_regs[i]->doepctl);
++      }
++
++      dev_if->speed = 0; // unknown
++
++      core_if->dev_if = dev_if;
++
++      /*
++       * Allocate the Host Mode structures.
++       */
++      host_if = kmalloc(sizeof(dwc_otg_host_if_t), GFP_KERNEL);
++
++      if (host_if == 0) {
++              DWC_DEBUGPL(DBG_CIL, "Allocation of dwc_otg_host_if_t failed\n");
++              kfree(dev_if);
++              kfree(core_if);
++              return 0;
++      }
++
++      host_if->host_global_regs = (dwc_otg_host_global_regs_t *)
++                      (reg_base + DWC_OTG_HOST_GLOBAL_REG_OFFSET);
++
++      host_if->hprt0 = (uint32_t*)(reg_base + DWC_OTG_HOST_PORT_REGS_OFFSET);
++
++      for (i=0; i<MAX_EPS_CHANNELS; i++)
++      {
++              host_if->hc_regs[i] = (dwc_otg_hc_regs_t *)
++                              (reg_base + DWC_OTG_HOST_CHAN_REGS_OFFSET +
++                               (i * DWC_OTG_CHAN_REGS_OFFSET));
++              DWC_DEBUGPL(DBG_CILV, "hc_reg[%d]->hcchar=%p\n",
++                                      i, &host_if->hc_regs[i]->hcchar);
++      }
++
++      host_if->num_host_channels = MAX_EPS_CHANNELS;
++      core_if->host_if = host_if;
++
++      for (i=0; i<MAX_EPS_CHANNELS; i++)
++      {
++              core_if->data_fifo[i] =
++                              (uint32_t *)(reg_base + DWC_OTG_DATA_FIFO_OFFSET +
++                                                       (i * DWC_OTG_DATA_FIFO_SIZE));
++              DWC_DEBUGPL(DBG_CILV, "data_fifo[%d]=0x%08x\n",
++                                      i, (unsigned)core_if->data_fifo[i]);
++      }
++
++      core_if->pcgcctl = (uint32_t*)(reg_base + DWC_OTG_PCGCCTL_OFFSET);
++
++      /*
++       * Store the contents of the hardware configuration registers here for
++       * easy access later.
++       */
++      core_if->hwcfg1.d32 = dwc_read_reg32(&core_if->core_global_regs->ghwcfg1);
++      core_if->hwcfg2.d32 = dwc_read_reg32(&core_if->core_global_regs->ghwcfg2);
++      core_if->hwcfg3.d32 = dwc_read_reg32(&core_if->core_global_regs->ghwcfg3);
++      core_if->hwcfg4.d32 = dwc_read_reg32(&core_if->core_global_regs->ghwcfg4);
++
++      DWC_DEBUGPL(DBG_CILV,"hwcfg1=%08x\n",core_if->hwcfg1.d32);
++      DWC_DEBUGPL(DBG_CILV,"hwcfg2=%08x\n",core_if->hwcfg2.d32);
++      DWC_DEBUGPL(DBG_CILV,"hwcfg3=%08x\n",core_if->hwcfg3.d32);
++      DWC_DEBUGPL(DBG_CILV,"hwcfg4=%08x\n",core_if->hwcfg4.d32);
++
++      core_if->hcfg.d32 = dwc_read_reg32(&core_if->host_if->host_global_regs->hcfg);
++      core_if->dcfg.d32 = dwc_read_reg32(&core_if->dev_if->dev_global_regs->dcfg);
++
++      DWC_DEBUGPL(DBG_CILV,"hcfg=%08x\n",core_if->hcfg.d32);
++      DWC_DEBUGPL(DBG_CILV,"dcfg=%08x\n",core_if->dcfg.d32);
++
++      DWC_DEBUGPL(DBG_CILV,"op_mode=%0x\n",core_if->hwcfg2.b.op_mode);
++      DWC_DEBUGPL(DBG_CILV,"arch=%0x\n",core_if->hwcfg2.b.architecture);
++      DWC_DEBUGPL(DBG_CILV,"num_dev_ep=%d\n",core_if->hwcfg2.b.num_dev_ep);
++      DWC_DEBUGPL(DBG_CILV,"num_host_chan=%d\n",core_if->hwcfg2.b.num_host_chan);
++      DWC_DEBUGPL(DBG_CILV,"nonperio_tx_q_depth=0x%0x\n",core_if->hwcfg2.b.nonperio_tx_q_depth);
++      DWC_DEBUGPL(DBG_CILV,"host_perio_tx_q_depth=0x%0x\n",core_if->hwcfg2.b.host_perio_tx_q_depth);
++      DWC_DEBUGPL(DBG_CILV,"dev_token_q_depth=0x%0x\n",core_if->hwcfg2.b.dev_token_q_depth);
++
++      DWC_DEBUGPL(DBG_CILV,"Total FIFO SZ=%d\n", core_if->hwcfg3.b.dfifo_depth);
++      DWC_DEBUGPL(DBG_CILV,"xfer_size_cntr_width=%0x\n", core_if->hwcfg3.b.xfer_size_cntr_width);
++
++      /*
++       * Set the SRP sucess bit for FS-I2c
++       */
++      core_if->srp_success = 0;
++      core_if->srp_timer_started = 0;
++
++
++      /*
++       * Create new workqueue and init works
++       */
++      core_if->wq_otg = create_singlethread_workqueue("dwc_otg");
++      if(core_if->wq_otg == 0) {
++              DWC_DEBUGPL(DBG_CIL, "Creation of wq_otg failed\n");
++              kfree(host_if);
++              kfree(dev_if);
++              kfree(core_if);
++              return 0 * HZ;
++      }
++      INIT_WORK(&core_if->w_conn_id, w_conn_id_status_change);
++      INIT_DELAYED_WORK(&core_if->w_wkp, w_wakeup_detected);
++
++      return core_if;
++}
++
++/**
++ * This function frees the structures allocated by dwc_otg_cil_init().
++ *
++ * @param[in] core_if The core interface pointer returned from
++ * dwc_otg_cil_init().
++ *
++ */
++void dwc_otg_cil_remove(dwc_otg_core_if_t *core_if)
++{
++      /* Disable all interrupts */
++      dwc_modify_reg32(&core_if->core_global_regs->gahbcfg, 1, 0);
++      dwc_write_reg32(&core_if->core_global_regs->gintmsk, 0);
++
++      if (core_if->wq_otg) {
++              destroy_workqueue(core_if->wq_otg);
++      }
++      if (core_if->dev_if) {
++              kfree(core_if->dev_if);
++      }
++      if (core_if->host_if) {
++              kfree(core_if->host_if);
++      }
++      kfree(core_if);
++}
++
++/**
++ * This function enables the controller's Global Interrupt in the AHB Config
++ * register.
++ *
++ * @param[in] core_if Programming view of DWC_otg controller.
++ */
++void dwc_otg_enable_global_interrupts(dwc_otg_core_if_t *core_if)
++{
++      gahbcfg_data_t ahbcfg = { .d32 = 0};
++      ahbcfg.b.glblintrmsk = 1; /* Enable interrupts */
++      dwc_modify_reg32(&core_if->core_global_regs->gahbcfg, 0, ahbcfg.d32);
++}
++
++/**
++ * This function disables the controller's Global Interrupt in the AHB Config
++ * register.
++ *
++ * @param[in] core_if Programming view of DWC_otg controller.
++ */
++void dwc_otg_disable_global_interrupts(dwc_otg_core_if_t *core_if)
++{
++      gahbcfg_data_t ahbcfg = { .d32 = 0};
++      ahbcfg.b.glblintrmsk = 1; /* Enable interrupts */
++      dwc_modify_reg32(&core_if->core_global_regs->gahbcfg, ahbcfg.d32, 0);
++}
++
++/**
++ * This function initializes the commmon interrupts, used in both
++ * device and host modes.
++ *
++ * @param[in] core_if Programming view of the DWC_otg controller
++ *
++ */
++static void dwc_otg_enable_common_interrupts(dwc_otg_core_if_t *core_if)
++{
++      dwc_otg_core_global_regs_t *global_regs =
++                      core_if->core_global_regs;
++      gintmsk_data_t intr_mask = { .d32 = 0};
++
++      /* Clear any pending OTG Interrupts */
++      dwc_write_reg32(&global_regs->gotgint, 0xFFFFFFFF);
++
++      /* Clear any pending interrupts */
++      dwc_write_reg32(&global_regs->gintsts, 0xFFFFFFFF);
++
++      /*
++       * Enable the interrupts in the GINTMSK.
++       */
++      intr_mask.b.modemismatch = 1;
++      intr_mask.b.otgintr = 1;
++
++      if (!core_if->dma_enable) {
++              intr_mask.b.rxstsqlvl = 1;
++      }
++
++      intr_mask.b.conidstschng = 1;
++      intr_mask.b.wkupintr = 1;
++      intr_mask.b.disconnect = 1;
++      intr_mask.b.usbsuspend = 1;
++      intr_mask.b.sessreqintr = 1;
++      dwc_write_reg32(&global_regs->gintmsk, intr_mask.d32);
++}
++
++/**
++ * Initializes the FSLSPClkSel field of the HCFG register depending on the PHY
++ * type.
++ */
++static void init_fslspclksel(dwc_otg_core_if_t *core_if)
++{
++      uint32_t        val;
++      hcfg_data_t             hcfg;
++
++      if (((core_if->hwcfg2.b.hs_phy_type == 2) &&
++               (core_if->hwcfg2.b.fs_phy_type == 1) &&
++               (core_if->core_params->ulpi_fs_ls)) ||
++              (core_if->core_params->phy_type == DWC_PHY_TYPE_PARAM_FS)) {
++              /* Full speed PHY */
++              val = DWC_HCFG_48_MHZ;
++      }
++      else {
++              /* High speed PHY running at full speed or high speed */
++              val = DWC_HCFG_30_60_MHZ;
++      }
++
++      DWC_DEBUGPL(DBG_CIL, "Initializing HCFG.FSLSPClkSel to 0x%1x\n", val);
++      hcfg.d32 = dwc_read_reg32(&core_if->host_if->host_global_regs->hcfg);
++      hcfg.b.fslspclksel = val;
++      dwc_write_reg32(&core_if->host_if->host_global_regs->hcfg, hcfg.d32);
++}
++
++/**
++ * Initializes the DevSpd field of the DCFG register depending on the PHY type
++ * and the enumeration speed of the device.
++ */
++static void init_devspd(dwc_otg_core_if_t *core_if)
++{
++      uint32_t        val;
++      dcfg_data_t             dcfg;
++
++      if (((core_if->hwcfg2.b.hs_phy_type == 2) &&
++               (core_if->hwcfg2.b.fs_phy_type == 1) &&
++               (core_if->core_params->ulpi_fs_ls)) ||
++              (core_if->core_params->phy_type == DWC_PHY_TYPE_PARAM_FS)) {
++              /* Full speed PHY */
++              val = 0x3;
++      }
++      else if (core_if->core_params->speed == DWC_SPEED_PARAM_FULL) {
++              /* High speed PHY running at full speed */
++              val = 0x1;
++      }
++      else {
++              /* High speed PHY running at high speed */
++              val = 0x0;
++      }
++
++      DWC_DEBUGPL(DBG_CIL, "Initializing DCFG.DevSpd to 0x%1x\n", val);
++
++      dcfg.d32 = dwc_read_reg32(&core_if->dev_if->dev_global_regs->dcfg);
++      dcfg.b.devspd = val;
++      dwc_write_reg32(&core_if->dev_if->dev_global_regs->dcfg, dcfg.d32);
++}
++
++/**
++ * This function calculates the number of IN EPS
++ * using GHWCFG1 and GHWCFG2 registers values
++ *
++ * @param core_if Programming view of the DWC_otg controller
++ */
++static uint32_t calc_num_in_eps(dwc_otg_core_if_t *core_if)
++{
++      uint32_t num_in_eps = 0;
++      uint32_t num_eps = core_if->hwcfg2.b.num_dev_ep;
++      uint32_t hwcfg1 = core_if->hwcfg1.d32 >> 3;
++      uint32_t num_tx_fifos = core_if->hwcfg4.b.num_in_eps;
++      int i;
++
++
++      for(i = 0; i < num_eps; ++i)
++      {
++              if(!(hwcfg1 & 0x1))
++                      num_in_eps++;
++
++              hwcfg1 >>= 2;
++      }
++
++      if(core_if->hwcfg4.b.ded_fifo_en) {
++              num_in_eps = (num_in_eps > num_tx_fifos) ? num_tx_fifos : num_in_eps;
++      }
++
++      return num_in_eps;
++}
++
++
++/**
++ * This function calculates the number of OUT EPS
++ * using GHWCFG1 and GHWCFG2 registers values
++ *
++ * @param core_if Programming view of the DWC_otg controller
++ */
++static uint32_t calc_num_out_eps(dwc_otg_core_if_t *core_if)
++{
++      uint32_t num_out_eps = 0;
++      uint32_t num_eps = core_if->hwcfg2.b.num_dev_ep;
++      uint32_t hwcfg1 = core_if->hwcfg1.d32 >> 2;
++      int i;
++
++      for(i = 0; i < num_eps; ++i)
++      {
++              if(!(hwcfg1 & 0x2))
++                      num_out_eps++;
++
++              hwcfg1 >>= 2;
++      }
++      return num_out_eps;
++}
++/**
++ * This function initializes the DWC_otg controller registers and
++ * prepares the core for device mode or host mode operation.
++ *
++ * @param core_if Programming view of the DWC_otg controller
++ *
++ */
++void dwc_otg_core_init(dwc_otg_core_if_t *core_if)
++{
++      int i = 0;
++      dwc_otg_core_global_regs_t *global_regs =
++                      core_if->core_global_regs;
++      dwc_otg_dev_if_t *dev_if = core_if->dev_if;
++      gahbcfg_data_t ahbcfg = { .d32 = 0 };
++      gusbcfg_data_t usbcfg = { .d32 = 0 };
++      gi2cctl_data_t i2cctl = { .d32 = 0 };
++
++      DWC_DEBUGPL(DBG_CILV, "dwc_otg_core_init(%p)\n", core_if);
++
++      /* Common Initialization */
++
++      usbcfg.d32 = dwc_read_reg32(&global_regs->gusbcfg);
++
++//    usbcfg.b.tx_end_delay = 1;
++      /* Program the ULPI External VBUS bit if needed */
++      usbcfg.b.ulpi_ext_vbus_drv =
++              (core_if->core_params->phy_ulpi_ext_vbus == DWC_PHY_ULPI_EXTERNAL_VBUS) ? 1 : 0;
++
++      /* Set external TS Dline pulsing */
++      usbcfg.b.term_sel_dl_pulse = (core_if->core_params->ts_dline == 1) ? 1 : 0;
++      dwc_write_reg32 (&global_regs->gusbcfg, usbcfg.d32);
++
++
++      /* Reset the Controller */
++      dwc_otg_core_reset(core_if);
++
++      /* Initialize parameters from Hardware configuration registers. */
++      dev_if->num_in_eps = calc_num_in_eps(core_if);
++      dev_if->num_out_eps = calc_num_out_eps(core_if);
++
++
++      DWC_DEBUGPL(DBG_CIL, "num_dev_perio_in_ep=%d\n", core_if->hwcfg4.b.num_dev_perio_in_ep);
++
++      for (i=0; i < core_if->hwcfg4.b.num_dev_perio_in_ep; i++)
++      {
++              dev_if->perio_tx_fifo_size[i] =
++                      dwc_read_reg32(&global_regs->dptxfsiz_dieptxf[i]) >> 16;
++              DWC_DEBUGPL(DBG_CIL, "Periodic Tx FIFO SZ #%d=0x%0x\n",
++                              i, dev_if->perio_tx_fifo_size[i]);
++      }
++
++      for (i=0; i < core_if->hwcfg4.b.num_in_eps; i++)
++      {
++              dev_if->tx_fifo_size[i] =
++                      dwc_read_reg32(&global_regs->dptxfsiz_dieptxf[i]) >> 16;
++              DWC_DEBUGPL(DBG_CIL, "Tx FIFO SZ #%d=0x%0x\n",
++                      i, dev_if->perio_tx_fifo_size[i]);
++      }
++
++      core_if->total_fifo_size = core_if->hwcfg3.b.dfifo_depth;
++      core_if->rx_fifo_size =
++                      dwc_read_reg32(&global_regs->grxfsiz);
++      core_if->nperio_tx_fifo_size =
++                      dwc_read_reg32(&global_regs->gnptxfsiz) >> 16;
++
++      DWC_DEBUGPL(DBG_CIL, "Total FIFO SZ=%d\n", core_if->total_fifo_size);
++      DWC_DEBUGPL(DBG_CIL, "Rx FIFO SZ=%d\n", core_if->rx_fifo_size);
++      DWC_DEBUGPL(DBG_CIL, "NP Tx FIFO SZ=%d\n", core_if->nperio_tx_fifo_size);
++
++      /* This programming sequence needs to happen in FS mode before any other
++       * programming occurs */
++      if ((core_if->core_params->speed == DWC_SPEED_PARAM_FULL) &&
++              (core_if->core_params->phy_type == DWC_PHY_TYPE_PARAM_FS)) {
++                      /* If FS mode with FS PHY */
++
++                      /* core_init() is now called on every switch so only call the
++                       * following for the first time through. */
++                      if (!core_if->phy_init_done) {
++                              core_if->phy_init_done = 1;
++                              DWC_DEBUGPL(DBG_CIL, "FS_PHY detected\n");
++                              usbcfg.d32 = dwc_read_reg32(&global_regs->gusbcfg);
++                              usbcfg.b.physel = 1;
++                              dwc_write_reg32 (&global_regs->gusbcfg, usbcfg.d32);
++
++                              /* Reset after a PHY select */
++                              dwc_otg_core_reset(core_if);
++                      }
++
++                      /* Program DCFG.DevSpd or HCFG.FSLSPclkSel to 48Mhz in FS.      Also
++                       * do this on HNP Dev/Host mode switches (done in dev_init and
++                       * host_init). */
++                      if (dwc_otg_is_host_mode(core_if)) {
++                              init_fslspclksel(core_if);
++                      }
++                      else {
++                              init_devspd(core_if);
++                      }
++
++                      if (core_if->core_params->i2c_enable) {
++                              DWC_DEBUGPL(DBG_CIL, "FS_PHY Enabling I2c\n");
++                              /* Program GUSBCFG.OtgUtmifsSel to I2C */
++                              usbcfg.d32 = dwc_read_reg32(&global_regs->gusbcfg);
++                              usbcfg.b.otgutmifssel = 1;
++                              dwc_write_reg32 (&global_regs->gusbcfg, usbcfg.d32);
++
++                              /* Program GI2CCTL.I2CEn */
++                              i2cctl.d32 = dwc_read_reg32(&global_regs->gi2cctl);
++                              i2cctl.b.i2cdevaddr = 1;
++                              i2cctl.b.i2cen = 0;
++                              dwc_write_reg32 (&global_regs->gi2cctl, i2cctl.d32);
++                              i2cctl.b.i2cen = 1;
++                              dwc_write_reg32 (&global_regs->gi2cctl, i2cctl.d32);
++                      }
++
++              } /* endif speed == DWC_SPEED_PARAM_FULL */
++
++              else {
++                      /* High speed PHY. */
++                      if (!core_if->phy_init_done) {
++                              core_if->phy_init_done = 1;
++                              /* HS PHY parameters.  These parameters are preserved
++                               * during soft reset so only program the first time.  Do
++                               * a soft reset immediately after setting phyif.  */
++                              usbcfg.b.ulpi_utmi_sel = core_if->core_params->phy_type;
++                              if (usbcfg.b.ulpi_utmi_sel == 1) {
++                                      /* ULPI interface */
++                                      usbcfg.b.phyif = 0;
++                                      usbcfg.b.ddrsel = core_if->core_params->phy_ulpi_ddr;
++                              }
++                              else {
++                                      /* UTMI+ interface */
++                                      if (core_if->core_params->phy_utmi_width == 16) {
++                                              usbcfg.b.phyif = 1;
++                              }
++                              else {
++                                      usbcfg.b.phyif = 0;
++                              }
++                      }
++
++                      dwc_write_reg32(&global_regs->gusbcfg, usbcfg.d32);
++
++                      /* Reset after setting the PHY parameters */
++                      dwc_otg_core_reset(core_if);
++              }
++      }
++
++      if ((core_if->hwcfg2.b.hs_phy_type == 2) &&
++              (core_if->hwcfg2.b.fs_phy_type == 1) &&
++              (core_if->core_params->ulpi_fs_ls)) {
++              DWC_DEBUGPL(DBG_CIL, "Setting ULPI FSLS\n");
++              usbcfg.d32 = dwc_read_reg32(&global_regs->gusbcfg);
++              usbcfg.b.ulpi_fsls = 1;
++              usbcfg.b.ulpi_clk_sus_m = 1;
++              dwc_write_reg32(&global_regs->gusbcfg, usbcfg.d32);
++      }
++      else {
++              usbcfg.d32 = dwc_read_reg32(&global_regs->gusbcfg);
++              usbcfg.b.ulpi_fsls = 0;
++              usbcfg.b.ulpi_clk_sus_m = 0;
++              dwc_write_reg32(&global_regs->gusbcfg, usbcfg.d32);
++      }
++
++      /* Program the GAHBCFG Register.*/
++      switch (core_if->hwcfg2.b.architecture) {
++
++      case DWC_SLAVE_ONLY_ARCH:
++              DWC_DEBUGPL(DBG_CIL, "Slave Only Mode\n");
++              ahbcfg.b.nptxfemplvl_txfemplvl = DWC_GAHBCFG_TXFEMPTYLVL_HALFEMPTY;
++              ahbcfg.b.ptxfemplvl = DWC_GAHBCFG_TXFEMPTYLVL_HALFEMPTY;
++              core_if->dma_enable = 0;
++              core_if->dma_desc_enable = 0;
++              break;
++
++      case DWC_EXT_DMA_ARCH:
++              DWC_DEBUGPL(DBG_CIL, "External DMA Mode\n");
++              ahbcfg.b.hburstlen = core_if->core_params->dma_burst_size;
++              core_if->dma_enable = (core_if->core_params->dma_enable != 0);
++              core_if->dma_desc_enable = (core_if->core_params->dma_desc_enable != 0);
++              break;
++
++      case DWC_INT_DMA_ARCH:
++              DWC_DEBUGPL(DBG_CIL, "Internal DMA Mode\n");
++              ahbcfg.b.hburstlen = DWC_GAHBCFG_INT_DMA_BURST_INCR;
++              core_if->dma_enable = (core_if->core_params->dma_enable != 0);
++              core_if->dma_desc_enable = (core_if->core_params->dma_desc_enable != 0);
++              break;
++
++      }
++      ahbcfg.b.dmaenable = core_if->dma_enable;
++      dwc_write_reg32(&global_regs->gahbcfg, ahbcfg.d32);
++
++      core_if->en_multiple_tx_fifo = core_if->hwcfg4.b.ded_fifo_en;
++
++      core_if->pti_enh_enable = core_if->core_params->pti_enable != 0;
++      core_if->multiproc_int_enable = core_if->core_params->mpi_enable;
++      DWC_PRINT("Periodic Transfer Interrupt Enhancement - %s\n", ((core_if->pti_enh_enable) ? "enabled": "disabled"));
++      DWC_PRINT("Multiprocessor Interrupt Enhancement - %s\n", ((core_if->multiproc_int_enable) ? "enabled": "disabled"));
++
++      /*
++       * Program the GUSBCFG register.
++       */
++      usbcfg.d32 = dwc_read_reg32(&global_regs->gusbcfg);
++
++      switch (core_if->hwcfg2.b.op_mode) {
++      case DWC_MODE_HNP_SRP_CAPABLE:
++              usbcfg.b.hnpcap = (core_if->core_params->otg_cap ==
++                 DWC_OTG_CAP_PARAM_HNP_SRP_CAPABLE);
++              usbcfg.b.srpcap = (core_if->core_params->otg_cap !=
++                 DWC_OTG_CAP_PARAM_NO_HNP_SRP_CAPABLE);
++              break;
++
++      case DWC_MODE_SRP_ONLY_CAPABLE:
++              usbcfg.b.hnpcap = 0;
++              usbcfg.b.srpcap = (core_if->core_params->otg_cap !=
++                 DWC_OTG_CAP_PARAM_NO_HNP_SRP_CAPABLE);
++              break;
++
++      case DWC_MODE_NO_HNP_SRP_CAPABLE:
++              usbcfg.b.hnpcap = 0;
++              usbcfg.b.srpcap = 0;
++              break;
++
++      case DWC_MODE_SRP_CAPABLE_DEVICE:
++              usbcfg.b.hnpcap = 0;
++              usbcfg.b.srpcap = (core_if->core_params->otg_cap !=
++              DWC_OTG_CAP_PARAM_NO_HNP_SRP_CAPABLE);
++              break;
++
++      case DWC_MODE_NO_SRP_CAPABLE_DEVICE:
++              usbcfg.b.hnpcap = 0;
++              usbcfg.b.srpcap = 0;
++              break;
++
++      case DWC_MODE_SRP_CAPABLE_HOST:
++              usbcfg.b.hnpcap = 0;
++              usbcfg.b.srpcap = (core_if->core_params->otg_cap !=
++              DWC_OTG_CAP_PARAM_NO_HNP_SRP_CAPABLE);
++              break;
++
++      case DWC_MODE_NO_SRP_CAPABLE_HOST:
++              usbcfg.b.hnpcap = 0;
++              usbcfg.b.srpcap = 0;
++              break;
++      }
++
++      dwc_write_reg32(&global_regs->gusbcfg, usbcfg.d32);
++
++      /* Enable common interrupts */
++      dwc_otg_enable_common_interrupts(core_if);
++
++      /* Do device or host intialization based on mode during PCD
++       * and HCD initialization  */
++      if (dwc_otg_is_host_mode(core_if)) {
++              DWC_DEBUGPL(DBG_ANY, "Host Mode\n");
++              core_if->op_state = A_HOST;
++      }
++      else {
++              DWC_DEBUGPL(DBG_ANY, "Device Mode\n");
++              core_if->op_state = B_PERIPHERAL;
++#ifdef DWC_DEVICE_ONLY
++              dwc_otg_core_dev_init(core_if);
++#endif
++      }
++}
++
++
++/**
++ * This function enables the Device mode interrupts.
++ *
++ * @param core_if Programming view of DWC_otg controller
++ */
++void dwc_otg_enable_device_interrupts(dwc_otg_core_if_t *core_if)
++{
++      gintmsk_data_t intr_mask = { .d32 = 0};
++      dwc_otg_core_global_regs_t *global_regs =
++              core_if->core_global_regs;
++
++      DWC_DEBUGPL(DBG_CIL, "%s()\n", __func__);
++
++      /* Disable all interrupts. */
++      dwc_write_reg32(&global_regs->gintmsk, 0);
++
++      /* Clear any pending interrupts */
++      dwc_write_reg32(&global_regs->gintsts, 0xFFFFFFFF);
++
++      /* Enable the common interrupts */
++      dwc_otg_enable_common_interrupts(core_if);
++
++      /* Enable interrupts */
++      intr_mask.b.usbreset = 1;
++      intr_mask.b.enumdone = 1;
++
++      if(!core_if->multiproc_int_enable) {
++              intr_mask.b.inepintr = 1;
++              intr_mask.b.outepintr = 1;
++      }
++
++      intr_mask.b.erlysuspend = 1;
++
++      if(core_if->en_multiple_tx_fifo == 0) {
++              intr_mask.b.epmismatch = 1;
++      }
++
++
++#ifdef DWC_EN_ISOC
++      if(core_if->dma_enable) {
++              if(core_if->dma_desc_enable == 0) {
++                      if(core_if->pti_enh_enable) {
++                              dctl_data_t dctl = { .d32 = 0 };
++                              dctl.b.ifrmnum = 1;
++                              dwc_modify_reg32(&core_if->dev_if->dev_global_regs->dctl, 0, dctl.d32);
++                      } else {
++                              intr_mask.b.incomplisoin = 1;
++                              intr_mask.b.incomplisoout = 1;
++                      }
++              }
++      } else {
++              intr_mask.b.incomplisoin = 1;
++              intr_mask.b.incomplisoout = 1;
++      }
++#endif // DWC_EN_ISOC
++
++/** @todo NGS: Should this be a module parameter? */
++#ifdef USE_PERIODIC_EP
++      intr_mask.b.isooutdrop = 1;
++      intr_mask.b.eopframe = 1;
++      intr_mask.b.incomplisoin = 1;
++      intr_mask.b.incomplisoout = 1;
++#endif
++
++      dwc_modify_reg32(&global_regs->gintmsk, intr_mask.d32, intr_mask.d32);
++
++      DWC_DEBUGPL(DBG_CIL, "%s() gintmsk=%0x\n", __func__,
++              dwc_read_reg32(&global_regs->gintmsk));
++}
++
++/**
++ * This function initializes the DWC_otg controller registers for
++ * device mode.
++ *
++ * @param core_if Programming view of DWC_otg controller
++ *
++ */
++void dwc_otg_core_dev_init(dwc_otg_core_if_t *core_if)
++{
++      int i,size;
++      u_int32_t *default_value_array;
++
++      dwc_otg_core_global_regs_t *global_regs =
++              core_if->core_global_regs;
++      dwc_otg_dev_if_t *dev_if = core_if->dev_if;
++      dwc_otg_core_params_t *params = core_if->core_params;
++      dcfg_data_t dcfg = { .d32 = 0};
++      grstctl_t resetctl = { .d32 = 0 };
++      uint32_t rx_fifo_size;
++      fifosize_data_t nptxfifosize;
++      fifosize_data_t txfifosize;
++      dthrctl_data_t dthrctl;
++
++      /* Restart the Phy Clock */
++      dwc_write_reg32(core_if->pcgcctl, 0);
++
++      /* Device configuration register */
++      init_devspd(core_if);
++      dcfg.d32 = dwc_read_reg32(&dev_if->dev_global_regs->dcfg);
++      dcfg.b.descdma = (core_if->dma_desc_enable) ? 1 : 0;
++      dcfg.b.perfrint = DWC_DCFG_FRAME_INTERVAL_80;
++
++      dwc_write_reg32(&dev_if->dev_global_regs->dcfg, dcfg.d32);
++
++      /* Configure data FIFO sizes */
++      if (core_if->hwcfg2.b.dynamic_fifo && params->enable_dynamic_fifo) {
++              DWC_DEBUGPL(DBG_CIL, "Total FIFO Size=%d\n", core_if->total_fifo_size);
++              DWC_DEBUGPL(DBG_CIL, "Rx FIFO Size=%d\n", params->dev_rx_fifo_size);
++              DWC_DEBUGPL(DBG_CIL, "NP Tx FIFO Size=%d\n", params->dev_nperio_tx_fifo_size);
++
++              /* Rx FIFO */
++              DWC_DEBUGPL(DBG_CIL, "initial grxfsiz=%08x\n",
++                                              dwc_read_reg32(&global_regs->grxfsiz));
++
++              rx_fifo_size = params->dev_rx_fifo_size;
++              dwc_write_reg32(&global_regs->grxfsiz, rx_fifo_size);
++
++              DWC_DEBUGPL(DBG_CIL, "new grxfsiz=%08x\n",
++                      dwc_read_reg32(&global_regs->grxfsiz));
++
++              /** Set Periodic Tx FIFO Mask all bits 0 */
++              core_if->p_tx_msk = 0;
++
++              /** Set Tx FIFO Mask all bits 0 */
++              core_if->tx_msk = 0;
++
++              /* Non-periodic Tx FIFO */
++              DWC_DEBUGPL(DBG_CIL, "initial gnptxfsiz=%08x\n",
++                              dwc_read_reg32(&global_regs->gnptxfsiz));
++
++              nptxfifosize.b.depth  = params->dev_nperio_tx_fifo_size;
++              nptxfifosize.b.startaddr = params->dev_rx_fifo_size;
++
++              dwc_write_reg32(&global_regs->gnptxfsiz, nptxfifosize.d32);
++
++              DWC_DEBUGPL(DBG_CIL, "new gnptxfsiz=%08x\n",
++                              dwc_read_reg32(&global_regs->gnptxfsiz));
++
++              txfifosize.b.startaddr = nptxfifosize.b.startaddr + nptxfifosize.b.depth;
++              if(core_if->en_multiple_tx_fifo == 0) {
++                      //core_if->hwcfg4.b.ded_fifo_en==0
++
++                      /**@todo NGS: Fix Periodic FIFO Sizing! */
++                      /*
++                       * Periodic Tx FIFOs These FIFOs are numbered from 1 to 15.
++                       * Indexes of the FIFO size module parameters in the
++                       * dev_perio_tx_fifo_size array and the FIFO size registers in
++                       * the dptxfsiz array run from 0 to 14.
++                       */
++                      /** @todo Finish debug of this */
++                      size=core_if->hwcfg4.b.num_dev_perio_in_ep;
++                      default_value_array=params->dev_perio_tx_fifo_size;
++
++              }
++              else {
++                      //core_if->hwcfg4.b.ded_fifo_en==1
++                      /*
++                       * Tx FIFOs These FIFOs are numbered from 1 to 15.
++                       * Indexes of the FIFO size module parameters in the
++                       * dev_tx_fifo_size array and the FIFO size registers in
++                       * the dptxfsiz_dieptxf array run from 0 to 14.
++                       */
++
++                      size=core_if->hwcfg4.b.num_in_eps;
++                      default_value_array=params->dev_tx_fifo_size;
++
++              }
++              for (i=0; i < size; i++)
++              {
++
++                      txfifosize.b.depth = default_value_array[i];
++                      DWC_DEBUGPL(DBG_CIL, "initial dptxfsiz_dieptxf[%d]=%08x\n", i,
++                              dwc_read_reg32(&global_regs->dptxfsiz_dieptxf[i]));
++                      dwc_write_reg32(&global_regs->dptxfsiz_dieptxf[i],
++                              txfifosize.d32);
++                      DWC_DEBUGPL(DBG_CIL, "new dptxfsiz_dieptxf[%d]=%08x\n", i,
++                              dwc_read_reg32(&global_regs->dptxfsiz_dieptxf[i]));
++                      txfifosize.b.startaddr += txfifosize.b.depth;
++              }
++      }
++      /* Flush the FIFOs */
++      dwc_otg_flush_tx_fifo(core_if, 0x10); /* all Tx FIFOs */
++      dwc_otg_flush_rx_fifo(core_if);
++
++      /* Flush the Learning Queue. */
++      resetctl.b.intknqflsh = 1;
++      dwc_write_reg32(&core_if->core_global_regs->grstctl, resetctl.d32);
++
++      /* Clear all pending Device Interrupts */
++
++      if(core_if->multiproc_int_enable) {
++      }
++
++      /** @todo - if the condition needed to be checked
++       *  or in any case all pending interrutps should be cleared?
++         */
++      if(core_if->multiproc_int_enable) {
++              for(i = 0; i < core_if->dev_if->num_in_eps; ++i) {
++                      dwc_write_reg32(&dev_if->dev_global_regs->diepeachintmsk[i], 0);
++              }
++
++              for(i = 0; i < core_if->dev_if->num_out_eps; ++i) {
++                      dwc_write_reg32(&dev_if->dev_global_regs->doepeachintmsk[i], 0);
++              }
++
++              dwc_write_reg32(&dev_if->dev_global_regs->deachint, 0xFFFFFFFF);
++              dwc_write_reg32(&dev_if->dev_global_regs->deachintmsk, 0);
++      } else {
++                dwc_write_reg32(&dev_if->dev_global_regs->diepmsk, 0);
++                dwc_write_reg32(&dev_if->dev_global_regs->doepmsk, 0);
++                dwc_write_reg32(&dev_if->dev_global_regs->daint, 0xFFFFFFFF);
++                dwc_write_reg32(&dev_if->dev_global_regs->daintmsk, 0);
++      }
++
++      for (i=0; i <= dev_if->num_in_eps; i++)
++      {
++              depctl_data_t depctl;
++              depctl.d32 = dwc_read_reg32(&dev_if->in_ep_regs[i]->diepctl);
++              if (depctl.b.epena) {
++                      depctl.d32 = 0;
++                      depctl.b.epdis = 1;
++                      depctl.b.snak = 1;
++              }
++              else {
++                      depctl.d32 = 0;
++              }
++
++              dwc_write_reg32(&dev_if->in_ep_regs[i]->diepctl, depctl.d32);
++
++
++              dwc_write_reg32(&dev_if->in_ep_regs[i]->dieptsiz, 0);
++              dwc_write_reg32(&dev_if->in_ep_regs[i]->diepdma, 0);
++              dwc_write_reg32(&dev_if->in_ep_regs[i]->diepint, 0xFF);
++      }
++
++      for (i=0; i <= dev_if->num_out_eps; i++)
++      {
++              depctl_data_t depctl;
++              depctl.d32 = dwc_read_reg32(&dev_if->out_ep_regs[i]->doepctl);
++              if (depctl.b.epena) {
++                      depctl.d32 = 0;
++                      depctl.b.epdis = 1;
++                      depctl.b.snak = 1;
++              }
++              else {
++                      depctl.d32 = 0;
++              }
++
++              dwc_write_reg32(&dev_if->out_ep_regs[i]->doepctl, depctl.d32);
++
++              dwc_write_reg32(&dev_if->out_ep_regs[i]->doeptsiz, 0);
++              dwc_write_reg32(&dev_if->out_ep_regs[i]->doepdma, 0);
++              dwc_write_reg32(&dev_if->out_ep_regs[i]->doepint, 0xFF);
++      }
++
++      if(core_if->en_multiple_tx_fifo && core_if->dma_enable) {
++              dev_if->non_iso_tx_thr_en = params->thr_ctl & 0x1;
++              dev_if->iso_tx_thr_en = (params->thr_ctl >> 1) & 0x1;
++              dev_if->rx_thr_en = (params->thr_ctl >> 2) & 0x1;
++
++              dev_if->rx_thr_length = params->rx_thr_length;
++              dev_if->tx_thr_length = params->tx_thr_length;
++
++              dev_if->setup_desc_index = 0;
++
++              dthrctl.d32 = 0;
++              dthrctl.b.non_iso_thr_en = dev_if->non_iso_tx_thr_en;
++              dthrctl.b.iso_thr_en = dev_if->iso_tx_thr_en;
++              dthrctl.b.tx_thr_len = dev_if->tx_thr_length;
++              dthrctl.b.rx_thr_en = dev_if->rx_thr_en;
++              dthrctl.b.rx_thr_len = dev_if->rx_thr_length;
++
++              dwc_write_reg32(&dev_if->dev_global_regs->dtknqr3_dthrctl, dthrctl.d32);
++
++              DWC_DEBUGPL(DBG_CIL, "Non ISO Tx Thr - %d\nISO Tx Thr - %d\nRx Thr - %d\nTx Thr Len - %d\nRx Thr Len - %d\n",
++                      dthrctl.b.non_iso_thr_en, dthrctl.b.iso_thr_en, dthrctl.b.rx_thr_en, dthrctl.b.tx_thr_len, dthrctl.b.rx_thr_len);
++
++      }
++
++      dwc_otg_enable_device_interrupts(core_if);
++
++      {
++              diepmsk_data_t msk = { .d32 = 0 };
++              msk.b.txfifoundrn = 1;
++              if(core_if->multiproc_int_enable) {
++                      dwc_modify_reg32(&dev_if->dev_global_regs->diepeachintmsk[0], msk.d32, msk.d32);
++              } else {
++                      dwc_modify_reg32(&dev_if->dev_global_regs->diepmsk, msk.d32, msk.d32);
++              }
++      }
++
++
++      if(core_if->multiproc_int_enable) {
++              /* Set NAK on Babble */
++              dctl_data_t dctl = { .d32 = 0};
++              dctl.b.nakonbble = 1;
++              dwc_modify_reg32(&dev_if->dev_global_regs->dctl, 0, dctl.d32);
++      }
++}
++
++/**
++ * This function enables the Host mode interrupts.
++ *
++ * @param core_if Programming view of DWC_otg controller
++ */
++void dwc_otg_enable_host_interrupts(dwc_otg_core_if_t *core_if)
++{
++      dwc_otg_core_global_regs_t *global_regs = core_if->core_global_regs;
++      gintmsk_data_t intr_mask = { .d32 = 0 };
++
++      DWC_DEBUGPL(DBG_CIL, "%s()\n", __func__);
++
++      /* Disable all interrupts. */
++      dwc_write_reg32(&global_regs->gintmsk, 0);
++
++      /* Clear any pending interrupts. */
++      dwc_write_reg32(&global_regs->gintsts, 0xFFFFFFFF);
++
++      /* Enable the common interrupts */
++      dwc_otg_enable_common_interrupts(core_if);
++
++      /*
++       * Enable host mode interrupts without disturbing common
++       * interrupts.
++       */
++      intr_mask.b.sofintr = 1;
++      intr_mask.b.portintr = 1;
++      intr_mask.b.hcintr = 1;
++
++      dwc_modify_reg32(&global_regs->gintmsk, intr_mask.d32, intr_mask.d32);
++}
++
++/**
++ * This function disables the Host Mode interrupts.
++ *
++ * @param core_if Programming view of DWC_otg controller
++ */
++void dwc_otg_disable_host_interrupts(dwc_otg_core_if_t *core_if)
++{
++      dwc_otg_core_global_regs_t *global_regs =
++      core_if->core_global_regs;
++      gintmsk_data_t intr_mask = { .d32 = 0 };
++
++      DWC_DEBUGPL(DBG_CILV, "%s()\n", __func__);
++
++      /*
++       * Disable host mode interrupts without disturbing common
++       * interrupts.
++       */
++      intr_mask.b.sofintr = 1;
++      intr_mask.b.portintr = 1;
++      intr_mask.b.hcintr = 1;
++      intr_mask.b.ptxfempty = 1;
++      intr_mask.b.nptxfempty = 1;
++
++      dwc_modify_reg32(&global_regs->gintmsk, intr_mask.d32, 0);
++}
++
++/**
++ * This function initializes the DWC_otg controller registers for
++ * host mode.
++ *
++ * This function flushes the Tx and Rx FIFOs and it flushes any entries in the
++ * request queues. Host channels are reset to ensure that they are ready for
++ * performing transfers.
++ *
++ * @param core_if Programming view of DWC_otg controller
++ *
++ */
++void dwc_otg_core_host_init(dwc_otg_core_if_t *core_if)
++{
++      dwc_otg_core_global_regs_t *global_regs = core_if->core_global_regs;
++      dwc_otg_host_if_t       *host_if = core_if->host_if;
++      dwc_otg_core_params_t   *params = core_if->core_params;
++      hprt0_data_t            hprt0 = { .d32 = 0 };
++      fifosize_data_t         nptxfifosize;
++      fifosize_data_t         ptxfifosize;
++      int                     i;
++      hcchar_data_t           hcchar;
++      hcfg_data_t             hcfg;
++      dwc_otg_hc_regs_t       *hc_regs;
++      int                     num_channels;
++      gotgctl_data_t  gotgctl = { .d32 = 0 };
++
++      DWC_DEBUGPL(DBG_CILV,"%s(%p)\n", __func__, core_if);
++
++      /* Restart the Phy Clock */
++      dwc_write_reg32(core_if->pcgcctl, 0);
++
++      /* Initialize Host Configuration Register */
++      init_fslspclksel(core_if);
++      if (core_if->core_params->speed == DWC_SPEED_PARAM_FULL)
++      {
++              hcfg.d32 = dwc_read_reg32(&host_if->host_global_regs->hcfg);
++              hcfg.b.fslssupp = 1;
++              dwc_write_reg32(&host_if->host_global_regs->hcfg, hcfg.d32);
++      }
++
++      /* Configure data FIFO sizes */
++      if (core_if->hwcfg2.b.dynamic_fifo && params->enable_dynamic_fifo) {
++              DWC_DEBUGPL(DBG_CIL,"Total FIFO Size=%d\n", core_if->total_fifo_size);
++              DWC_DEBUGPL(DBG_CIL,"Rx FIFO Size=%d\n", params->host_rx_fifo_size);
++              DWC_DEBUGPL(DBG_CIL,"NP Tx FIFO Size=%d\n", params->host_nperio_tx_fifo_size);
++              DWC_DEBUGPL(DBG_CIL,"P Tx FIFO Size=%d\n", params->host_perio_tx_fifo_size);
++
++              /* Rx FIFO */
++              DWC_DEBUGPL(DBG_CIL,"initial grxfsiz=%08x\n", dwc_read_reg32(&global_regs->grxfsiz));
++              dwc_write_reg32(&global_regs->grxfsiz, params->host_rx_fifo_size);
++              DWC_DEBUGPL(DBG_CIL,"new grxfsiz=%08x\n", dwc_read_reg32(&global_regs->grxfsiz));
++
++              /* Non-periodic Tx FIFO */
++              DWC_DEBUGPL(DBG_CIL,"initial gnptxfsiz=%08x\n", dwc_read_reg32(&global_regs->gnptxfsiz));
++              nptxfifosize.b.depth  = params->host_nperio_tx_fifo_size;
++              nptxfifosize.b.startaddr = params->host_rx_fifo_size;
++              dwc_write_reg32(&global_regs->gnptxfsiz, nptxfifosize.d32);
++              DWC_DEBUGPL(DBG_CIL,"new gnptxfsiz=%08x\n", dwc_read_reg32(&global_regs->gnptxfsiz));
++
++              /* Periodic Tx FIFO */
++              DWC_DEBUGPL(DBG_CIL,"initial hptxfsiz=%08x\n", dwc_read_reg32(&global_regs->hptxfsiz));
++              ptxfifosize.b.depth      = params->host_perio_tx_fifo_size;
++              ptxfifosize.b.startaddr = nptxfifosize.b.startaddr + nptxfifosize.b.depth;
++              dwc_write_reg32(&global_regs->hptxfsiz, ptxfifosize.d32);
++              DWC_DEBUGPL(DBG_CIL,"new hptxfsiz=%08x\n", dwc_read_reg32(&global_regs->hptxfsiz));
++      }
++
++      /* Clear Host Set HNP Enable in the OTG Control Register */
++      gotgctl.b.hstsethnpen = 1;
++      dwc_modify_reg32(&global_regs->gotgctl, gotgctl.d32, 0);
++
++      /* Make sure the FIFOs are flushed. */
++      dwc_otg_flush_tx_fifo(core_if, 0x10 /* all Tx FIFOs */);
++      dwc_otg_flush_rx_fifo(core_if);
++
++      /* Flush out any leftover queued requests. */
++      num_channels = core_if->core_params->host_channels;
++      for (i = 0; i < num_channels; i++)
++      {
++              hc_regs = core_if->host_if->hc_regs[i];
++              hcchar.d32 = dwc_read_reg32(&hc_regs->hcchar);
++              hcchar.b.chen = 0;
++              hcchar.b.chdis = 1;
++              hcchar.b.epdir = 0;
++              dwc_write_reg32(&hc_regs->hcchar, hcchar.d32);
++      }
++
++      /* Halt all channels to put them into a known state. */
++      for (i = 0; i < num_channels; i++)
++      {
++              int count = 0;
++              hc_regs = core_if->host_if->hc_regs[i];
++              hcchar.d32 = dwc_read_reg32(&hc_regs->hcchar);
++              hcchar.b.chen = 1;
++              hcchar.b.chdis = 1;
++              hcchar.b.epdir = 0;
++              dwc_write_reg32(&hc_regs->hcchar, hcchar.d32);
++              DWC_DEBUGPL(DBG_HCDV, "%s: Halt channel %d\n", __func__, i);
++              do {
++                      hcchar.d32 = dwc_read_reg32(&hc_regs->hcchar);
++                      if (++count > 1000)
++                      {
++                              DWC_ERROR("%s: Unable to clear halt on channel %d\n",
++                                        __func__, i);
++                              break;
++                      }
++              }
++              while (hcchar.b.chen);
++      }
++
++      /* Turn on the vbus power. */
++      DWC_PRINT("Init: Port Power? op_state=%d\n", core_if->op_state);
++      if (core_if->op_state == A_HOST) {
++              hprt0.d32 = dwc_otg_read_hprt0(core_if);
++              DWC_PRINT("Init: Power Port (%d)\n", hprt0.b.prtpwr);
++              if (hprt0.b.prtpwr == 0) {
++                      hprt0.b.prtpwr = 1;
++                      dwc_write_reg32(host_if->hprt0, hprt0.d32);
++              }
++      }
++
++      dwc_otg_enable_host_interrupts(core_if);
++}
++
++/**
++ * Prepares a host channel for transferring packets to/from a specific
++ * endpoint. The HCCHARn register is set up with the characteristics specified
++ * in _hc. Host channel interrupts that may need to be serviced while this
++ * transfer is in progress are enabled.
++ *
++ * @param core_if Programming view of DWC_otg controller
++ * @param hc Information needed to initialize the host channel
++ */
++void dwc_otg_hc_init(dwc_otg_core_if_t *core_if, dwc_hc_t *hc)
++{
++      uint32_t intr_enable;
++      hcintmsk_data_t hc_intr_mask;
++      gintmsk_data_t gintmsk = { .d32 = 0 };
++      hcchar_data_t hcchar;
++      hcsplt_data_t hcsplt;
++
++      uint8_t hc_num = hc->hc_num;
++      dwc_otg_host_if_t *host_if = core_if->host_if;
++      dwc_otg_hc_regs_t *hc_regs = host_if->hc_regs[hc_num];
++
++      /* Clear old interrupt conditions for this host channel. */
++      hc_intr_mask.d32 = 0xFFFFFFFF;
++      hc_intr_mask.b.reserved = 0;
++      dwc_write_reg32(&hc_regs->hcint, hc_intr_mask.d32);
++
++      /* Enable channel interrupts required for this transfer. */
++      hc_intr_mask.d32 = 0;
++      hc_intr_mask.b.chhltd = 1;
++      if (core_if->dma_enable) {
++              hc_intr_mask.b.ahberr = 1;
++              if (hc->error_state && !hc->do_split &&
++                      hc->ep_type != DWC_OTG_EP_TYPE_ISOC) {
++                      hc_intr_mask.b.ack = 1;
++                      if (hc->ep_is_in) {
++                              hc_intr_mask.b.datatglerr = 1;
++                              if (hc->ep_type != DWC_OTG_EP_TYPE_INTR) {
++                                      hc_intr_mask.b.nak = 1;
++                              }
++                      }
++              }
++      }
++      else {
++              switch (hc->ep_type) {
++              case DWC_OTG_EP_TYPE_CONTROL:
++              case DWC_OTG_EP_TYPE_BULK:
++                      hc_intr_mask.b.xfercompl = 1;
++                      hc_intr_mask.b.stall = 1;
++                      hc_intr_mask.b.xacterr = 1;
++                      hc_intr_mask.b.datatglerr = 1;
++                      if (hc->ep_is_in) {
++                              hc_intr_mask.b.bblerr = 1;
++                      }
++                      else {
++                              hc_intr_mask.b.nak = 1;
++                              hc_intr_mask.b.nyet = 1;
++                              if (hc->do_ping) {
++                                      hc_intr_mask.b.ack = 1;
++                              }
++                      }
++
++                      if (hc->do_split) {
++                              hc_intr_mask.b.nak = 1;
++                              if (hc->complete_split) {
++                                      hc_intr_mask.b.nyet = 1;
++                              }
++                              else {
++                                      hc_intr_mask.b.ack = 1;
++                              }
++                      }
++
++                      if (hc->error_state) {
++                              hc_intr_mask.b.ack = 1;
++                      }
++                      break;
++              case DWC_OTG_EP_TYPE_INTR:
++                      hc_intr_mask.b.xfercompl = 1;
++                      hc_intr_mask.b.nak = 1;
++                      hc_intr_mask.b.stall = 1;
++                      hc_intr_mask.b.xacterr = 1;
++                      hc_intr_mask.b.datatglerr = 1;
++                      hc_intr_mask.b.frmovrun = 1;
++
++                      if (hc->ep_is_in) {
++                              hc_intr_mask.b.bblerr = 1;
++                      }
++                      if (hc->error_state) {
++                              hc_intr_mask.b.ack = 1;
++                      }
++                      if (hc->do_split) {
++                              if (hc->complete_split) {
++                                      hc_intr_mask.b.nyet = 1;
++                              }
++                              else {
++                                      hc_intr_mask.b.ack = 1;
++                              }
++                      }
++                      break;
++              case DWC_OTG_EP_TYPE_ISOC:
++                      hc_intr_mask.b.xfercompl = 1;
++                      hc_intr_mask.b.frmovrun = 1;
++                      hc_intr_mask.b.ack = 1;
++
++                      if (hc->ep_is_in) {
++                              hc_intr_mask.b.xacterr = 1;
++                              hc_intr_mask.b.bblerr = 1;
++                      }
++                      break;
++              }
++      }
++      dwc_write_reg32(&hc_regs->hcintmsk, hc_intr_mask.d32);
++
++//    if(hc->ep_type == DWC_OTG_EP_TYPE_BULK && !hc->ep_is_in)
++//                    hc->max_packet = 512;
++      /* Enable the top level host channel interrupt. */
++      intr_enable = (1 << hc_num);
++      dwc_modify_reg32(&host_if->host_global_regs->haintmsk, 0, intr_enable);
++
++      /* Make sure host channel interrupts are enabled. */
++      gintmsk.b.hcintr = 1;
++      dwc_modify_reg32(&core_if->core_global_regs->gintmsk, 0, gintmsk.d32);
++
++      /*
++       * Program the HCCHARn register with the endpoint characteristics for
++       * the current transfer.
++       */
++      hcchar.d32 = 0;
++      hcchar.b.devaddr = hc->dev_addr;
++      hcchar.b.epnum = hc->ep_num;
++      hcchar.b.epdir = hc->ep_is_in;
++      hcchar.b.lspddev = (hc->speed == DWC_OTG_EP_SPEED_LOW);
++      hcchar.b.eptype = hc->ep_type;
++      hcchar.b.mps = hc->max_packet;
++
++      dwc_write_reg32(&host_if->hc_regs[hc_num]->hcchar, hcchar.d32);
++
++      DWC_DEBUGPL(DBG_HCDV, "%s: Channel %d\n", __func__, hc->hc_num);
++      DWC_DEBUGPL(DBG_HCDV, "  Dev Addr: %d\n", hcchar.b.devaddr);
++      DWC_DEBUGPL(DBG_HCDV, "  Ep Num: %d\n", hcchar.b.epnum);
++      DWC_DEBUGPL(DBG_HCDV, "  Is In: %d\n", hcchar.b.epdir);
++      DWC_DEBUGPL(DBG_HCDV, "  Is Low Speed: %d\n", hcchar.b.lspddev);
++      DWC_DEBUGPL(DBG_HCDV, "  Ep Type: %d\n", hcchar.b.eptype);
++      DWC_DEBUGPL(DBG_HCDV, "  Max Pkt: %d\n", hcchar.b.mps);
++      DWC_DEBUGPL(DBG_HCDV, "  Multi Cnt: %d\n", hcchar.b.multicnt);
++
++      /*
++       * Program the HCSPLIT register for SPLITs
++       */
++      hcsplt.d32 = 0;
++      if (hc->do_split) {
++              DWC_DEBUGPL(DBG_HCDV, "Programming HC %d with split --> %s\n", hc->hc_num,
++                         hc->complete_split ? "CSPLIT" : "SSPLIT");
++              hcsplt.b.compsplt = hc->complete_split;
++              hcsplt.b.xactpos = hc->xact_pos;
++              hcsplt.b.hubaddr = hc->hub_addr;
++              hcsplt.b.prtaddr = hc->port_addr;
++              DWC_DEBUGPL(DBG_HCDV, "   comp split %d\n", hc->complete_split);
++              DWC_DEBUGPL(DBG_HCDV, "   xact pos %d\n", hc->xact_pos);
++              DWC_DEBUGPL(DBG_HCDV, "   hub addr %d\n", hc->hub_addr);
++              DWC_DEBUGPL(DBG_HCDV, "   port addr %d\n", hc->port_addr);
++              DWC_DEBUGPL(DBG_HCDV, "   is_in %d\n", hc->ep_is_in);
++              DWC_DEBUGPL(DBG_HCDV, "   Max Pkt: %d\n", hcchar.b.mps);
++              DWC_DEBUGPL(DBG_HCDV, "   xferlen: %d\n", hc->xfer_len);
++      }
++      dwc_write_reg32(&host_if->hc_regs[hc_num]->hcsplt, hcsplt.d32);
++
++}
++
++/**
++ * Attempts to halt a host channel. This function should only be called in
++ * Slave mode or to abort a transfer in either Slave mode or DMA mode. Under
++ * normal circumstances in DMA mode, the controller halts the channel when the
++ * transfer is complete or a condition occurs that requires application
++ * intervention.
++ *
++ * In slave mode, checks for a free request queue entry, then sets the Channel
++ * Enable and Channel Disable bits of the Host Channel Characteristics
++ * register of the specified channel to intiate the halt. If there is no free
++ * request queue entry, sets only the Channel Disable bit of the HCCHARn
++ * register to flush requests for this channel. In the latter case, sets a
++ * flag to indicate that the host channel needs to be halted when a request
++ * queue slot is open.
++ *
++ * In DMA mode, always sets the Channel Enable and Channel Disable bits of the
++ * HCCHARn register. The controller ensures there is space in the request
++ * queue before submitting the halt request.
++ *
++ * Some time may elapse before the core flushes any posted requests for this
++ * host channel and halts. The Channel Halted interrupt handler completes the
++ * deactivation of the host channel.
++ *
++ * @param core_if Controller register interface.
++ * @param hc Host channel to halt.
++ * @param halt_status Reason for halting the channel.
++ */
++void dwc_otg_hc_halt(dwc_otg_core_if_t *core_if,
++                       dwc_hc_t *hc,
++                       dwc_otg_halt_status_e halt_status)
++{
++      gnptxsts_data_t                 nptxsts;
++      hptxsts_data_t                  hptxsts;
++      hcchar_data_t                   hcchar;
++      dwc_otg_hc_regs_t               *hc_regs;
++      dwc_otg_core_global_regs_t      *global_regs;
++      dwc_otg_host_global_regs_t      *host_global_regs;
++
++      hc_regs = core_if->host_if->hc_regs[hc->hc_num];
++      global_regs = core_if->core_global_regs;
++      host_global_regs = core_if->host_if->host_global_regs;
++
++      WARN_ON(halt_status == DWC_OTG_HC_XFER_NO_HALT_STATUS);
++
++      if (halt_status == DWC_OTG_HC_XFER_URB_DEQUEUE ||
++              halt_status == DWC_OTG_HC_XFER_AHB_ERR) {
++              /*
++               * Disable all channel interrupts except Ch Halted. The QTD
++               * and QH state associated with this transfer has been cleared
++               * (in the case of URB_DEQUEUE), so the channel needs to be
++               * shut down carefully to prevent crashes.
++               */
++              hcintmsk_data_t hcintmsk;
++              hcintmsk.d32 = 0;
++              hcintmsk.b.chhltd = 1;
++              dwc_write_reg32(&hc_regs->hcintmsk, hcintmsk.d32);
++
++              /*
++               * Make sure no other interrupts besides halt are currently
++               * pending. Handling another interrupt could cause a crash due
++               * to the QTD and QH state.
++               */
++              dwc_write_reg32(&hc_regs->hcint, ~hcintmsk.d32);
++
++              /*
++               * Make sure the halt status is set to URB_DEQUEUE or AHB_ERR
++               * even if the channel was already halted for some other
++               * reason.
++               */
++              hc->halt_status = halt_status;
++
++              hcchar.d32 = dwc_read_reg32(&hc_regs->hcchar);
++              if (hcchar.b.chen == 0) {
++                      /*
++                       * The channel is either already halted or it hasn't
++                       * started yet. In DMA mode, the transfer may halt if
++                       * it finishes normally or a condition occurs that
++                       * requires driver intervention. Don't want to halt
++                       * the channel again. In either Slave or DMA mode,
++                       * it's possible that the transfer has been assigned
++                       * to a channel, but not started yet when an URB is
++                       * dequeued. Don't want to halt a channel that hasn't
++                       * started yet.
++                       */
++                      return;
++              }
++      }
++
++      if (hc->halt_pending) {
++              /*
++               * A halt has already been issued for this channel. This might
++               * happen when a transfer is aborted by a higher level in
++               * the stack.
++               */
++#ifdef DEBUG
++              DWC_PRINT("*** %s: Channel %d, _hc->halt_pending already set ***\n",
++                        __func__, hc->hc_num);
++
++/*            dwc_otg_dump_global_registers(core_if); */
++/*            dwc_otg_dump_host_registers(core_if); */
++#endif
++              return;
++      }
++
++      hcchar.d32 = dwc_read_reg32(&hc_regs->hcchar);
++      hcchar.b.chen = 1;
++      hcchar.b.chdis = 1;
++
++      if (!core_if->dma_enable) {
++              /* Check for space in the request queue to issue the halt. */
++              if (hc->ep_type == DWC_OTG_EP_TYPE_CONTROL ||
++                      hc->ep_type == DWC_OTG_EP_TYPE_BULK) {
++                      nptxsts.d32 = dwc_read_reg32(&global_regs->gnptxsts);
++                      if (nptxsts.b.nptxqspcavail == 0) {
++                              hcchar.b.chen = 0;
++                      }
++              }
++              else {
++                      hptxsts.d32 = dwc_read_reg32(&host_global_regs->hptxsts);
++                      if ((hptxsts.b.ptxqspcavail == 0) || (core_if->queuing_high_bandwidth)) {
++                              hcchar.b.chen = 0;
++                      }
++              }
++      }
++
++      dwc_write_reg32(&hc_regs->hcchar, hcchar.d32);
++
++      hc->halt_status = halt_status;
++
++      if (hcchar.b.chen) {
++              hc->halt_pending = 1;
++              hc->halt_on_queue = 0;
++      }
++      else {
++              hc->halt_on_queue = 1;
++      }
++
++      DWC_DEBUGPL(DBG_HCDV, "%s: Channel %d\n", __func__, hc->hc_num);
++      DWC_DEBUGPL(DBG_HCDV, "  hcchar: 0x%08x\n", hcchar.d32);
++      DWC_DEBUGPL(DBG_HCDV, "  halt_pending: %d\n", hc->halt_pending);
++      DWC_DEBUGPL(DBG_HCDV, "  halt_on_queue: %d\n", hc->halt_on_queue);
++      DWC_DEBUGPL(DBG_HCDV, "  halt_status: %d\n", hc->halt_status);
++
++      return;
++}
++
++/**
++ * Clears the transfer state for a host channel. This function is normally
++ * called after a transfer is done and the host channel is being released.
++ *
++ * @param core_if Programming view of DWC_otg controller.
++ * @param hc Identifies the host channel to clean up.
++ */
++void dwc_otg_hc_cleanup(dwc_otg_core_if_t *core_if, dwc_hc_t *hc)
++{
++      dwc_otg_hc_regs_t *hc_regs;
++
++      hc->xfer_started = 0;
++
++      /*
++       * Clear channel interrupt enables and any unhandled channel interrupt
++       * conditions.
++       */
++      hc_regs = core_if->host_if->hc_regs[hc->hc_num];
++      dwc_write_reg32(&hc_regs->hcintmsk, 0);
++      dwc_write_reg32(&hc_regs->hcint, 0xFFFFFFFF);
++
++#ifdef DEBUG
++      del_timer(&core_if->hc_xfer_timer[hc->hc_num]);
++      {
++              hcchar_data_t hcchar;
++              hcchar.d32 = dwc_read_reg32(&hc_regs->hcchar);
++              if (hcchar.b.chdis) {
++                      DWC_WARN("%s: chdis set, channel %d, hcchar 0x%08x\n",
++                               __func__, hc->hc_num, hcchar.d32);
++              }
++      }
++#endif
++}
++
++/**
++ * Sets the channel property that indicates in which frame a periodic transfer
++ * should occur. This is always set to the _next_ frame. This function has no
++ * effect on non-periodic transfers.
++ *
++ * @param core_if Programming view of DWC_otg controller.
++ * @param hc Identifies the host channel to set up and its properties.
++ * @param hcchar Current value of the HCCHAR register for the specified host
++ * channel.
++ */
++static inline void hc_set_even_odd_frame(dwc_otg_core_if_t *core_if,
++                                       dwc_hc_t *hc,
++                                       hcchar_data_t *hcchar)
++{
++      if (hc->ep_type == DWC_OTG_EP_TYPE_INTR ||
++              hc->ep_type == DWC_OTG_EP_TYPE_ISOC) {
++              hfnum_data_t    hfnum;
++              hfnum.d32 = dwc_read_reg32(&core_if->host_if->host_global_regs->hfnum);
++
++              /* 1 if _next_ frame is odd, 0 if it's even */
++              hcchar->b.oddfrm = (hfnum.b.frnum & 0x1) ? 0 : 1;
++#ifdef DEBUG
++              if (hc->ep_type == DWC_OTG_EP_TYPE_INTR && hc->do_split && !hc->complete_split) {
++                      switch (hfnum.b.frnum & 0x7) {
++                      case 7:
++                              core_if->hfnum_7_samples++;
++                              core_if->hfnum_7_frrem_accum += hfnum.b.frrem;
++                              break;
++                      case 0:
++                              core_if->hfnum_0_samples++;
++                              core_if->hfnum_0_frrem_accum += hfnum.b.frrem;
++                              break;
++                      default:
++                              core_if->hfnum_other_samples++;
++                              core_if->hfnum_other_frrem_accum += hfnum.b.frrem;
++                              break;
++                      }
++              }
++#endif
++      }
++}
++
++#ifdef DEBUG
++static void hc_xfer_timeout(unsigned long ptr)
++{
++      hc_xfer_info_t *xfer_info = (hc_xfer_info_t *)ptr;
++      int hc_num = xfer_info->hc->hc_num;
++      DWC_WARN("%s: timeout on channel %d\n", __func__, hc_num);
++      DWC_WARN("      start_hcchar_val 0x%08x\n", xfer_info->core_if->start_hcchar_val[hc_num]);
++}
++#endif
++
++/*
++ * This function does the setup for a data transfer for a host channel and
++ * starts the transfer. May be called in either Slave mode or DMA mode. In
++ * Slave mode, the caller must ensure that there is sufficient space in the
++ * request queue and Tx Data FIFO.
++ *
++ * For an OUT transfer in Slave mode, it loads a data packet into the
++ * appropriate FIFO. If necessary, additional data packets will be loaded in
++ * the Host ISR.
++ *
++ * For an IN transfer in Slave mode, a data packet is requested. The data
++ * packets are unloaded from the Rx FIFO in the Host ISR. If necessary,
++ * additional data packets are requested in the Host ISR.
++ *
++ * For a PING transfer in Slave mode, the Do Ping bit is set in the HCTSIZ
++ * register along with a packet count of 1 and the channel is enabled. This
++ * causes a single PING transaction to occur. Other fields in HCTSIZ are
++ * simply set to 0 since no data transfer occurs in this case.
++ *
++ * For a PING transfer in DMA mode, the HCTSIZ register is initialized with
++ * all the information required to perform the subsequent data transfer. In
++ * addition, the Do Ping bit is set in the HCTSIZ register. In this case, the
++ * controller performs the entire PING protocol, then starts the data
++ * transfer.
++ *
++ * @param core_if Programming view of DWC_otg controller.
++ * @param hc Information needed to initialize the host channel. The xfer_len
++ * value may be reduced to accommodate the max widths of the XferSize and
++ * PktCnt fields in the HCTSIZn register. The multi_count value may be changed
++ * to reflect the final xfer_len value.
++ */
++void dwc_otg_hc_start_transfer(dwc_otg_core_if_t *core_if, dwc_hc_t *hc)
++{
++      hcchar_data_t hcchar;
++      hctsiz_data_t hctsiz;
++      uint16_t num_packets;
++      uint32_t max_hc_xfer_size = core_if->core_params->max_transfer_size;
++      uint16_t max_hc_pkt_count = core_if->core_params->max_packet_count;
++      dwc_otg_hc_regs_t *hc_regs = core_if->host_if->hc_regs[hc->hc_num];
++
++      hctsiz.d32 = 0;
++
++      if (hc->do_ping) {
++              if (!core_if->dma_enable) {
++                      dwc_otg_hc_do_ping(core_if, hc);
++                      hc->xfer_started = 1;
++                      return;
++              }
++              else {
++                      hctsiz.b.dopng = 1;
++              }
++      }
++
++      if (hc->do_split) {
++              num_packets = 1;
++
++              if (hc->complete_split && !hc->ep_is_in) {
++                      /* For CSPLIT OUT Transfer, set the size to 0 so the
++                       * core doesn't expect any data written to the FIFO */
++                      hc->xfer_len = 0;
++              }
++              else if (hc->ep_is_in || (hc->xfer_len > hc->max_packet)) {
++                      hc->xfer_len = hc->max_packet;
++              }
++              else if (!hc->ep_is_in && (hc->xfer_len > 188)) {
++                      hc->xfer_len = 188;
++              }
++
++              hctsiz.b.xfersize = hc->xfer_len;
++      }
++      else {
++              /*
++               * Ensure that the transfer length and packet count will fit
++               * in the widths allocated for them in the HCTSIZn register.
++               */
++              if (hc->ep_type == DWC_OTG_EP_TYPE_INTR ||
++                      hc->ep_type == DWC_OTG_EP_TYPE_ISOC) {
++                      /*
++                       * Make sure the transfer size is no larger than one
++                       * (micro)frame's worth of data. (A check was done
++                       * when the periodic transfer was accepted to ensure
++                       * that a (micro)frame's worth of data can be
++                       * programmed into a channel.)
++                       */
++                      uint32_t max_periodic_len = hc->multi_count * hc->max_packet;
++                      if (hc->xfer_len > max_periodic_len) {
++                              hc->xfer_len = max_periodic_len;
++                      }
++                      else {
++                      }
++              }
++              else if (hc->xfer_len > max_hc_xfer_size) {
++                      /* Make sure that xfer_len is a multiple of max packet size. */
++                      hc->xfer_len = max_hc_xfer_size - hc->max_packet + 1;
++              }
++
++              if (hc->xfer_len > 0) {
++                      num_packets = (hc->xfer_len + hc->max_packet - 1) / hc->max_packet;
++                      if (num_packets > max_hc_pkt_count) {
++                              num_packets = max_hc_pkt_count;
++                              hc->xfer_len = num_packets * hc->max_packet;
++                      }
++              }
++              else {
++                      /* Need 1 packet for transfer length of 0. */
++                      num_packets = 1;
++              }
++
++#if 0
++//host testusb item 10, would do series of Control transfer
++//with URB_SHORT_NOT_OK set in transfer_flags ,
++//changing the xfer_len would cause the test fail
++              if (hc->ep_is_in) {
++                      /* Always program an integral # of max packets for IN transfers. */
++                      hc->xfer_len = num_packets * hc->max_packet;
++              }
++#endif
++
++              if (hc->ep_type == DWC_OTG_EP_TYPE_INTR ||
++                      hc->ep_type == DWC_OTG_EP_TYPE_ISOC) {
++                      /*
++                       * Make sure that the multi_count field matches the
++                       * actual transfer length.
++                       */
++                      hc->multi_count = num_packets;
++              }
++
++              if (hc->ep_type == DWC_OTG_EP_TYPE_ISOC) {
++                      /* Set up the initial PID for the transfer. */
++                      if (hc->speed == DWC_OTG_EP_SPEED_HIGH) {
++                              if (hc->ep_is_in) {
++                                      if (hc->multi_count == 1) {
++                                              hc->data_pid_start = DWC_OTG_HC_PID_DATA0;
++                                      }
++                                      else if (hc->multi_count == 2) {
++                                              hc->data_pid_start = DWC_OTG_HC_PID_DATA1;
++                                      }
++                                      else {
++                                              hc->data_pid_start = DWC_OTG_HC_PID_DATA2;
++                                      }
++                              }
++                              else {
++                                      if (hc->multi_count == 1) {
++                                              hc->data_pid_start = DWC_OTG_HC_PID_DATA0;
++                                      }
++                                      else {
++                                              hc->data_pid_start = DWC_OTG_HC_PID_MDATA;
++                                      }
++                              }
++                      }
++                      else {
++                              hc->data_pid_start = DWC_OTG_HC_PID_DATA0;
++                      }
++              }
++
++              hctsiz.b.xfersize = hc->xfer_len;
++      }
++
++      hc->start_pkt_count = num_packets;
++      hctsiz.b.pktcnt = num_packets;
++      hctsiz.b.pid = hc->data_pid_start;
++      dwc_write_reg32(&hc_regs->hctsiz, hctsiz.d32);
++
++      DWC_DEBUGPL(DBG_HCDV, "%s: Channel %d\n", __func__, hc->hc_num);
++      DWC_DEBUGPL(DBG_HCDV, "  Xfer Size: %d\n", hctsiz.b.xfersize);
++      DWC_DEBUGPL(DBG_HCDV, "  Num Pkts: %d\n", hctsiz.b.pktcnt);
++      DWC_DEBUGPL(DBG_HCDV, "  Start PID: %d\n", hctsiz.b.pid);
++
++      if (core_if->dma_enable) {
++              dwc_write_reg32(&hc_regs->hcdma, (uint32_t)hc->xfer_buff);
++      }
++
++      /* Start the split */
++      if (hc->do_split) {
++              hcsplt_data_t hcsplt;
++              hcsplt.d32 = dwc_read_reg32 (&hc_regs->hcsplt);
++              hcsplt.b.spltena = 1;
++              dwc_write_reg32(&hc_regs->hcsplt, hcsplt.d32);
++      }
++
++      hcchar.d32 = dwc_read_reg32(&hc_regs->hcchar);
++      hcchar.b.multicnt = hc->multi_count;
++      hc_set_even_odd_frame(core_if, hc, &hcchar);
++#ifdef DEBUG
++      core_if->start_hcchar_val[hc->hc_num] = hcchar.d32;
++      if (hcchar.b.chdis) {
++              DWC_WARN("%s: chdis set, channel %d, hcchar 0x%08x\n",
++                       __func__, hc->hc_num, hcchar.d32);
++      }
++#endif
++
++      /* Set host channel enable after all other setup is complete. */
++      hcchar.b.chen = 1;
++      hcchar.b.chdis = 0;
++      dwc_write_reg32(&hc_regs->hcchar, hcchar.d32);
++
++      hc->xfer_started = 1;
++      hc->requests++;
++
++      if (!core_if->dma_enable &&
++              !hc->ep_is_in && hc->xfer_len > 0) {
++              /* Load OUT packet into the appropriate Tx FIFO. */
++              dwc_otg_hc_write_packet(core_if, hc);
++      }
++
++#ifdef DEBUG
++      /* Start a timer for this transfer. */
++      core_if->hc_xfer_timer[hc->hc_num].function = hc_xfer_timeout;
++      core_if->hc_xfer_info[hc->hc_num].core_if = core_if;
++      core_if->hc_xfer_info[hc->hc_num].hc = hc;
++      core_if->hc_xfer_timer[hc->hc_num].data = (unsigned long)(&core_if->hc_xfer_info[hc->hc_num]);
++      core_if->hc_xfer_timer[hc->hc_num].expires = jiffies + (HZ*10);
++      add_timer(&core_if->hc_xfer_timer[hc->hc_num]);
++#endif
++}
++
++/**
++ * This function continues a data transfer that was started by previous call
++ * to <code>dwc_otg_hc_start_transfer</code>. The caller must ensure there is
++ * sufficient space in the request queue and Tx Data FIFO. This function
++ * should only be called in Slave mode. In DMA mode, the controller acts
++ * autonomously to complete transfers programmed to a host channel.
++ *
++ * For an OUT transfer, a new data packet is loaded into the appropriate FIFO
++ * if there is any data remaining to be queued. For an IN transfer, another
++ * data packet is always requested. For the SETUP phase of a control transfer,
++ * this function does nothing.
++ *
++ * @return 1 if a new request is queued, 0 if no more requests are required
++ * for this transfer.
++ */
++int dwc_otg_hc_continue_transfer(dwc_otg_core_if_t *core_if, dwc_hc_t *hc)
++{
++      DWC_DEBUGPL(DBG_HCDV, "%s: Channel %d\n", __func__, hc->hc_num);
++
++      if (hc->do_split) {
++              /* SPLITs always queue just once per channel */
++              return 0;
++      }
++      else if (hc->data_pid_start == DWC_OTG_HC_PID_SETUP) {
++              /* SETUPs are queued only once since they can't be NAKed. */
++              return 0;
++      }
++      else if (hc->ep_is_in) {
++              /*
++               * Always queue another request for other IN transfers. If
++               * back-to-back INs are issued and NAKs are received for both,
++               * the driver may still be processing the first NAK when the
++               * second NAK is received. When the interrupt handler clears
++               * the NAK interrupt for the first NAK, the second NAK will
++               * not be seen. So we can't depend on the NAK interrupt
++               * handler to requeue a NAKed request. Instead, IN requests
++               * are issued each time this function is called. When the
++               * transfer completes, the extra requests for the channel will
++               * be flushed.
++               */
++              hcchar_data_t hcchar;
++              dwc_otg_hc_regs_t *hc_regs = core_if->host_if->hc_regs[hc->hc_num];
++
++              hcchar.d32 = dwc_read_reg32(&hc_regs->hcchar);
++              hc_set_even_odd_frame(core_if, hc, &hcchar);
++              hcchar.b.chen = 1;
++              hcchar.b.chdis = 0;
++              DWC_DEBUGPL(DBG_HCDV, "  IN xfer: hcchar = 0x%08x\n", hcchar.d32);
++              dwc_write_reg32(&hc_regs->hcchar, hcchar.d32);
++              hc->requests++;
++              return 1;
++      }
++      else {
++              /* OUT transfers. */
++              if (hc->xfer_count < hc->xfer_len) {
++                      if (hc->ep_type == DWC_OTG_EP_TYPE_INTR ||
++                              hc->ep_type == DWC_OTG_EP_TYPE_ISOC) {
++                              hcchar_data_t hcchar;
++                              dwc_otg_hc_regs_t *hc_regs;
++                              hc_regs = core_if->host_if->hc_regs[hc->hc_num];
++                              hcchar.d32 = dwc_read_reg32(&hc_regs->hcchar);
++                              hc_set_even_odd_frame(core_if, hc, &hcchar);
++                      }
++
++                      /* Load OUT packet into the appropriate Tx FIFO. */
++                      dwc_otg_hc_write_packet(core_if, hc);
++                      hc->requests++;
++                      return 1;
++              }
++              else {
++                      return 0;
++              }
++      }
++}
++
++/**
++ * Starts a PING transfer. This function should only be called in Slave mode.
++ * The Do Ping bit is set in the HCTSIZ register, then the channel is enabled.
++ */
++void dwc_otg_hc_do_ping(dwc_otg_core_if_t *core_if, dwc_hc_t *hc)
++{
++      hcchar_data_t hcchar;
++      hctsiz_data_t hctsiz;
++      dwc_otg_hc_regs_t *hc_regs = core_if->host_if->hc_regs[hc->hc_num];
++
++      DWC_DEBUGPL(DBG_HCDV, "%s: Channel %d\n", __func__, hc->hc_num);
++
++      hctsiz.d32 = 0;
++      hctsiz.b.dopng = 1;
++      hctsiz.b.pktcnt = 1;
++      dwc_write_reg32(&hc_regs->hctsiz, hctsiz.d32);
++
++      hcchar.d32 = dwc_read_reg32(&hc_regs->hcchar);
++      hcchar.b.chen = 1;
++      hcchar.b.chdis = 0;
++      dwc_write_reg32(&hc_regs->hcchar, hcchar.d32);
++}
++
++/*
++ * This function writes a packet into the Tx FIFO associated with the Host
++ * Channel. For a channel associated with a non-periodic EP, the non-periodic
++ * Tx FIFO is written. For a channel associated with a periodic EP, the
++ * periodic Tx FIFO is written. This function should only be called in Slave
++ * mode.
++ *
++ * Upon return the xfer_buff and xfer_count fields in _hc are incremented by
++ * then number of bytes written to the Tx FIFO.
++ */
++void dwc_otg_hc_write_packet(dwc_otg_core_if_t *core_if, dwc_hc_t *hc)
++{
++      uint32_t i;
++      uint32_t remaining_count;
++      uint32_t byte_count;
++      uint32_t dword_count;
++
++      uint32_t *data_buff = (uint32_t *)(hc->xfer_buff);
++      uint32_t *data_fifo = core_if->data_fifo[hc->hc_num];
++
++      remaining_count = hc->xfer_len - hc->xfer_count;
++      if (remaining_count > hc->max_packet) {
++              byte_count = hc->max_packet;
++      }
++      else {
++              byte_count = remaining_count;
++      }
++
++      dword_count = (byte_count + 3) / 4;
++
++      if ((((unsigned long)data_buff) & 0x3) == 0) {
++              /* xfer_buff is DWORD aligned. */
++              for (i = 0; i < dword_count; i++, data_buff++)
++              {
++                      dwc_write_reg32(data_fifo, *data_buff);
++              }
++      }
++      else {
++              /* xfer_buff is not DWORD aligned. */
++              for (i = 0; i < dword_count; i++, data_buff++)
++              {
++                      dwc_write_reg32(data_fifo, get_unaligned(data_buff));
++              }
++      }
++
++      hc->xfer_count += byte_count;
++      hc->xfer_buff += byte_count;
++}
++
++/**
++ * Gets the current USB frame number. This is the frame number from the last
++ * SOF packet.
++ */
++uint32_t dwc_otg_get_frame_number(dwc_otg_core_if_t *core_if)
++{
++      dsts_data_t dsts;
++      dsts.d32 = dwc_read_reg32(&core_if->dev_if->dev_global_regs->dsts);
++
++      /* read current frame/microframe number from DSTS register */
++      return dsts.b.soffn;
++}
++
++/**
++ * This function reads a setup packet from the Rx FIFO into the destination
++ * buffer.    This function is called from the Rx Status Queue Level (RxStsQLvl)
++ * Interrupt routine when a SETUP packet has been received in Slave mode.
++ *
++ * @param core_if Programming view of DWC_otg controller.
++ * @param dest Destination buffer for packet data.
++ */
++void dwc_otg_read_setup_packet(dwc_otg_core_if_t *core_if, uint32_t *dest)
++{
++      /* Get the 8 bytes of a setup transaction data */
++
++      /* Pop 2 DWORDS off the receive data FIFO into memory */
++      dest[0] = dwc_read_reg32(core_if->data_fifo[0]);
++      dest[1] = dwc_read_reg32(core_if->data_fifo[0]);
++}
++
++
++/**
++ * This function enables EP0 OUT to receive SETUP packets and configures EP0
++ * IN for transmitting packets.        It is normally called when the
++ * "Enumeration Done" interrupt occurs.
++ *
++ * @param core_if Programming view of DWC_otg controller.
++ * @param ep The EP0 data.
++ */
++void dwc_otg_ep0_activate(dwc_otg_core_if_t *core_if, dwc_ep_t *ep)
++{
++      dwc_otg_dev_if_t *dev_if = core_if->dev_if;
++      dsts_data_t dsts;
++      depctl_data_t diepctl;
++      depctl_data_t doepctl;
++      dctl_data_t dctl = { .d32 = 0 };
++
++      /* Read the Device Status and Endpoint 0 Control registers */
++      dsts.d32 = dwc_read_reg32(&dev_if->dev_global_regs->dsts);
++      diepctl.d32 = dwc_read_reg32(&dev_if->in_ep_regs[0]->diepctl);
++      doepctl.d32 = dwc_read_reg32(&dev_if->out_ep_regs[0]->doepctl);
++
++      /* Set the MPS of the IN EP based on the enumeration speed */
++      switch (dsts.b.enumspd) {
++      case DWC_DSTS_ENUMSPD_HS_PHY_30MHZ_OR_60MHZ:
++      case DWC_DSTS_ENUMSPD_FS_PHY_30MHZ_OR_60MHZ:
++      case DWC_DSTS_ENUMSPD_FS_PHY_48MHZ:
++              diepctl.b.mps = DWC_DEP0CTL_MPS_64;
++              break;
++      case DWC_DSTS_ENUMSPD_LS_PHY_6MHZ:
++              diepctl.b.mps = DWC_DEP0CTL_MPS_8;
++              break;
++      }
++
++      dwc_write_reg32(&dev_if->in_ep_regs[0]->diepctl, diepctl.d32);
++
++      /* Enable OUT EP for receive */
++      doepctl.b.epena = 1;
++      dwc_write_reg32(&dev_if->out_ep_regs[0]->doepctl, doepctl.d32);
++
++#ifdef VERBOSE
++      DWC_DEBUGPL(DBG_PCDV,"doepctl0=%0x\n",
++              dwc_read_reg32(&dev_if->out_ep_regs[0]->doepctl));
++      DWC_DEBUGPL(DBG_PCDV,"diepctl0=%0x\n",
++              dwc_read_reg32(&dev_if->in_ep_regs[0]->diepctl));
++#endif
++      dctl.b.cgnpinnak = 1;
++
++      dwc_modify_reg32(&dev_if->dev_global_regs->dctl, dctl.d32, dctl.d32);
++      DWC_DEBUGPL(DBG_PCDV,"dctl=%0x\n",
++              dwc_read_reg32(&dev_if->dev_global_regs->dctl));
++}
++
++/**
++ * This function activates an EP.  The Device EP control register for
++ * the EP is configured as defined in the ep structure.        Note: This
++ * function is not used for EP0.
++ *
++ * @param core_if Programming view of DWC_otg controller.
++ * @param ep The EP to activate.
++ */
++void dwc_otg_ep_activate(dwc_otg_core_if_t *core_if, dwc_ep_t *ep)
++{
++      dwc_otg_dev_if_t *dev_if = core_if->dev_if;
++      depctl_data_t depctl;
++      volatile uint32_t *addr;
++      daint_data_t daintmsk = { .d32 = 0 };
++
++      DWC_DEBUGPL(DBG_PCDV, "%s() EP%d-%s\n", __func__, ep->num,
++              (ep->is_in?"IN":"OUT"));
++
++      /* Read DEPCTLn register */
++      if (ep->is_in == 1) {
++              addr = &dev_if->in_ep_regs[ep->num]->diepctl;
++              daintmsk.ep.in = 1<<ep->num;
++      }
++      else {
++              addr = &dev_if->out_ep_regs[ep->num]->doepctl;
++              daintmsk.ep.out = 1<<ep->num;
++      }
++
++      /* If the EP is already active don't change the EP Control
++       * register. */
++      depctl.d32 = dwc_read_reg32(addr);
++      if (!depctl.b.usbactep) {
++              depctl.b.mps = ep->maxpacket;
++              depctl.b.eptype = ep->type;
++              depctl.b.txfnum = ep->tx_fifo_num;
++
++              if (ep->type == DWC_OTG_EP_TYPE_ISOC) {
++                      depctl.b.setd0pid = 1; // ???
++              }
++              else {
++                      depctl.b.setd0pid = 1;
++              }
++              depctl.b.usbactep = 1;
++
++              dwc_write_reg32(addr, depctl.d32);
++              DWC_DEBUGPL(DBG_PCDV,"DEPCTL(%.8x)=%08x\n",(u32)addr, dwc_read_reg32(addr));
++      }
++
++      /* Enable the Interrupt for this EP */
++      if(core_if->multiproc_int_enable) {
++              if (ep->is_in == 1) {
++                      diepmsk_data_t diepmsk = { .d32 = 0};
++                      diepmsk.b.xfercompl = 1;
++                      diepmsk.b.timeout = 1;
++                      diepmsk.b.epdisabled = 1;
++                      diepmsk.b.ahberr = 1;
++                      diepmsk.b.intknepmis = 1;
++                      diepmsk.b.txfifoundrn = 1; //?????
++
++
++                      if(core_if->dma_desc_enable) {
++                              diepmsk.b.bna = 1;
++                      }
++/*
++                      if(core_if->dma_enable) {
++                              doepmsk.b.nak = 1;
++                      }
++*/
++                      dwc_write_reg32(&dev_if->dev_global_regs->diepeachintmsk[ep->num], diepmsk.d32);
++
++              } else {
++                      doepmsk_data_t doepmsk = { .d32 = 0};
++                      doepmsk.b.xfercompl = 1;
++                      doepmsk.b.ahberr = 1;
++                      doepmsk.b.epdisabled = 1;
++
++
++                      if(core_if->dma_desc_enable) {
++                              doepmsk.b.bna = 1;
++                      }
++/*
++                      doepmsk.b.babble = 1;
++                      doepmsk.b.nyet = 1;
++                      doepmsk.b.nak = 1;
++*/
++                      dwc_write_reg32(&dev_if->dev_global_regs->doepeachintmsk[ep->num], doepmsk.d32);
++              }
++              dwc_modify_reg32(&dev_if->dev_global_regs->deachintmsk,
++                       0, daintmsk.d32);
++      } else {
++              dwc_modify_reg32(&dev_if->dev_global_regs->daintmsk,
++                               0, daintmsk.d32);
++      }
++
++      DWC_DEBUGPL(DBG_PCDV,"DAINTMSK=%0x\n",
++              dwc_read_reg32(&dev_if->dev_global_regs->daintmsk));
++
++      ep->stall_clear_flag = 0;
++      return;
++}
++
++/**
++ * This function deactivates an EP. This is done by clearing the USB Active
++ * EP bit in the Device EP control register. Note: This function is not used
++ * for EP0. EP0 cannot be deactivated.
++ *
++ * @param core_if Programming view of DWC_otg controller.
++ * @param ep The EP to deactivate.
++ */
++void dwc_otg_ep_deactivate(dwc_otg_core_if_t *core_if, dwc_ep_t *ep)
++{
++      depctl_data_t depctl = { .d32 = 0 };
++      volatile uint32_t *addr;
++      daint_data_t daintmsk = { .d32 = 0};
++
++      /* Read DEPCTLn register */
++      if (ep->is_in == 1) {
++              addr = &core_if->dev_if->in_ep_regs[ep->num]->diepctl;
++              daintmsk.ep.in = 1<<ep->num;
++      }
++      else {
++              addr = &core_if->dev_if->out_ep_regs[ep->num]->doepctl;
++              daintmsk.ep.out = 1<<ep->num;
++      }
++
++      //disabled ep only when ep is enabled
++      //or got halt in the loop in test in cv9
++      depctl.d32=dwc_read_reg32(addr);
++      if(depctl.b.epena){
++              if (ep->is_in == 1) {
++                      diepint_data_t diepint;
++                      dwc_otg_dev_in_ep_regs_t *in_reg=core_if->dev_if->in_ep_regs[ep->num];
++
++                      //Set ep nak
++                      depctl.d32=dwc_read_reg32(&in_reg->diepctl);
++                      depctl.b.snak=1;
++                      dwc_write_reg32(&in_reg->diepctl,depctl.d32);
++
++                      //wait for diepint.b.inepnakeff
++                      diepint.d32=dwc_read_reg32(&in_reg->diepint);
++                      while(!diepint.b.inepnakeff){
++                              udelay(1);
++                              diepint.d32=dwc_read_reg32(&in_reg->diepint);
++                      }
++                      diepint.d32=0;
++                      diepint.b.inepnakeff=1;
++                      dwc_write_reg32(&in_reg->diepint,diepint.d32);
++
++                      //set ep disable and snak
++                      depctl.d32=dwc_read_reg32(&in_reg->diepctl);
++                      depctl.b.snak=1;
++                      depctl.b.epdis=1;
++                      dwc_write_reg32(&in_reg->diepctl,depctl.d32);
++
++                      //wait for diepint.b.epdisabled
++                      diepint.d32=dwc_read_reg32(&in_reg->diepint);
++                      while(!diepint.b.epdisabled){
++                              udelay(1);
++                              diepint.d32=dwc_read_reg32(&in_reg->diepint);
++                      }
++                      diepint.d32=0;
++                      diepint.b.epdisabled=1;
++                      dwc_write_reg32(&in_reg->diepint,diepint.d32);
++
++                      //clear ep enable and disable bit
++                      depctl.d32=dwc_read_reg32(&in_reg->diepctl);
++                      depctl.b.epena=0;
++                      depctl.b.epdis=0;
++                      dwc_write_reg32(&in_reg->diepctl,depctl.d32);
++
++              }
++#if 0
++//following DWC OTG DataBook v2.72a, 6.4.2.1.3 Disabling an OUT Endpoint,
++//but this doesn't work, the old code do.
++              else {
++                      doepint_data_t doepint;
++                      dwc_otg_dev_out_ep_regs_t *out_reg=core_if->dev_if->out_ep_regs[ep->num];
++                      dctl_data_t dctl;
++                      gintsts_data_t gintsts;
++
++                      //set dctl global out nak
++                      dctl.d32 = dwc_read_reg32(&core_if->dev_if->dev_global_regs->dctl);
++                      dctl.b.sgoutnak=1;
++                      dwc_write_reg32(&core_if->dev_if->dev_global_regs->dctl,dctl.d32);
++
++                      //wait for gintsts.goutnakeff
++                      gintsts.d32=dwc_read_reg32(&core_if->core_global_regs->gintsts);
++                      while(!gintsts.b.goutnakeff){
++                              udelay(1);
++                              gintsts.d32=dwc_read_reg32(&core_if->core_global_regs->gintsts);
++                      }
++                      gintsts.d32=0;
++                      gintsts.b.goutnakeff=1;
++                      dwc_write_reg32 (&core_if->core_global_regs->gintsts, gintsts.d32);
++
++                      //set ep disable and snak
++                      depctl.d32=dwc_read_reg32(&out_reg->doepctl);
++                      depctl.b.snak=1;
++                      depctl.b.epdis=1;
++                      dwc_write_reg32(&out_reg->doepctl,depctl.d32);
++
++                      //wait for diepint.b.epdisabled
++                      doepint.d32=dwc_read_reg32(&out_reg->doepint);
++                      while(!doepint.b.epdisabled){
++                              udelay(1);
++                              doepint.d32=dwc_read_reg32(&out_reg->doepint);
++                      }
++                      doepint.d32=0;
++                      doepint.b.epdisabled=1;
++                      dwc_write_reg32(&out_reg->doepint,doepint.d32);
++
++                      //clear ep enable and disable bit
++                      depctl.d32=dwc_read_reg32(&out_reg->doepctl);
++                      depctl.b.epena=0;
++                      depctl.b.epdis=0;
++                      dwc_write_reg32(&out_reg->doepctl,depctl.d32);
++              }
++#endif
++
++              depctl.d32=0;
++              depctl.b.usbactep = 0;
++
++              if (ep->is_in == 0) {
++                      if(core_if->dma_enable||core_if->dma_desc_enable)
++                              depctl.b.epdis = 1;
++              }
++
++              dwc_write_reg32(addr, depctl.d32);
++      }
++
++      /* Disable the Interrupt for this EP */
++      if(core_if->multiproc_int_enable) {
++              dwc_modify_reg32(&core_if->dev_if->dev_global_regs->deachintmsk,
++                               daintmsk.d32, 0);
++
++              if (ep->is_in == 1) {
++                      dwc_write_reg32(&core_if->dev_if->dev_global_regs->diepeachintmsk[ep->num], 0);
++              } else {
++                      dwc_write_reg32(&core_if->dev_if->dev_global_regs->doepeachintmsk[ep->num], 0);
++              }
++      } else {
++              dwc_modify_reg32(&core_if->dev_if->dev_global_regs->daintmsk,
++                                       daintmsk.d32, 0);
++      }
++
++      if (ep->is_in == 1) {
++              DWC_DEBUGPL(DBG_PCD, "DIEPCTL(%.8x)=%08x DIEPTSIZ=%08x, DIEPINT=%.8x, DIEPDMA=%.8x, DTXFSTS=%.8x\n",
++                      (u32)&core_if->dev_if->in_ep_regs[ep->num]->diepctl,
++                      dwc_read_reg32(&core_if->dev_if->in_ep_regs[ep->num]->diepctl),
++                      dwc_read_reg32(&core_if->dev_if->in_ep_regs[ep->num]->dieptsiz),
++                      dwc_read_reg32(&core_if->dev_if->in_ep_regs[ep->num]->diepint),
++                      dwc_read_reg32(&core_if->dev_if->in_ep_regs[ep->num]->diepdma),
++                      dwc_read_reg32(&core_if->dev_if->in_ep_regs[ep->num]->dtxfsts));
++              DWC_DEBUGPL(DBG_PCD, "DAINTMSK=%08x GINTMSK=%08x\n",
++                      dwc_read_reg32(&core_if->dev_if->dev_global_regs->daintmsk),
++                      dwc_read_reg32(&core_if->core_global_regs->gintmsk));
++      }
++      else {
++              DWC_DEBUGPL(DBG_PCD, "DOEPCTL(%.8x)=%08x DOEPTSIZ=%08x, DOEPINT=%.8x, DOEPDMA=%.8x\n",
++                      (u32)&core_if->dev_if->out_ep_regs[ep->num]->doepctl,
++                      dwc_read_reg32(&core_if->dev_if->out_ep_regs[ep->num]->doepctl),
++                      dwc_read_reg32(&core_if->dev_if->out_ep_regs[ep->num]->doeptsiz),
++                      dwc_read_reg32(&core_if->dev_if->out_ep_regs[ep->num]->doepint),
++                      dwc_read_reg32(&core_if->dev_if->out_ep_regs[ep->num]->doepdma));
++
++              DWC_DEBUGPL(DBG_PCD, "DAINTMSK=%08x GINTMSK=%08x\n",
++                      dwc_read_reg32(&core_if->dev_if->dev_global_regs->daintmsk),
++                      dwc_read_reg32(&core_if->core_global_regs->gintmsk));
++      }
++
++}
++
++/**
++ * This function does the setup for a data transfer for an EP and
++ * starts the transfer.        For an IN transfer, the packets will be
++ * loaded into the appropriate Tx FIFO in the ISR. For OUT transfers,
++ * the packets are unloaded from the Rx FIFO in the ISR.  the ISR.
++ *
++ * @param core_if Programming view of DWC_otg controller.
++ * @param ep The EP to start the transfer on.
++ */
++static void init_dma_desc_chain(dwc_otg_core_if_t *core_if, dwc_ep_t *ep)
++{
++      dwc_otg_dma_desc_t* dma_desc;
++      uint32_t offset;
++      uint32_t xfer_est;
++      int i;
++
++      ep->desc_cnt = ( ep->total_len / ep->maxxfer)  +
++              ((ep->total_len % ep->maxxfer) ? 1 : 0);
++      if(!ep->desc_cnt)
++              ep->desc_cnt = 1;
++
++      dma_desc = ep->desc_addr;
++      xfer_est = ep->total_len;
++      offset = 0;
++      for( i = 0; i < ep->desc_cnt; ++i) {
++              /** DMA Descriptor Setup */
++              if(xfer_est > ep->maxxfer) {
++                      dma_desc->status.b.bs = BS_HOST_BUSY;
++                      dma_desc->status.b.l = 0;
++                      dma_desc->status.b.ioc = 0;
++                      dma_desc->status.b.sp = 0;
++                      dma_desc->status.b.bytes = ep->maxxfer;
++                      dma_desc->buf = ep->dma_addr + offset;
++                      dma_desc->status.b.bs = BS_HOST_READY;
++
++                      xfer_est -= ep->maxxfer;
++                      offset += ep->maxxfer;
++              } else {
++                      dma_desc->status.b.bs = BS_HOST_BUSY;
++                      dma_desc->status.b.l = 1;
++                      dma_desc->status.b.ioc = 1;
++                      if(ep->is_in) {
++                              dma_desc->status.b.sp = (xfer_est % ep->maxpacket) ?
++                                      1 : ((ep->sent_zlp) ? 1 : 0);
++                              dma_desc->status.b.bytes = xfer_est;
++                      } else  {
++                              dma_desc->status.b.bytes = xfer_est + ((4 - (xfer_est & 0x3)) & 0x3) ;
++                      }
++
++                      dma_desc->buf = ep->dma_addr + offset;
++                      dma_desc->status.b.bs = BS_HOST_READY;
++              }
++              dma_desc ++;
++      }
++}
++
++/**
++ * This function does the setup for a data transfer for an EP and
++ * starts the transfer.        For an IN transfer, the packets will be
++ * loaded into the appropriate Tx FIFO in the ISR. For OUT transfers,
++ * the packets are unloaded from the Rx FIFO in the ISR.  the ISR.
++ *
++ * @param core_if Programming view of DWC_otg controller.
++ * @param ep The EP to start the transfer on.
++ */
++
++void dwc_otg_ep_start_transfer(dwc_otg_core_if_t *core_if, dwc_ep_t *ep)
++{
++      depctl_data_t   depctl;
++      deptsiz_data_t  deptsiz;
++      gintmsk_data_t  intr_mask = { .d32 = 0};
++
++      DWC_DEBUGPL((DBG_PCDV | DBG_CILV), "%s()\n", __func__);
++
++      DWC_DEBUGPL(DBG_PCD, "ep%d-%s xfer_len=%d xfer_cnt=%d "
++              "xfer_buff=%p start_xfer_buff=%p\n",
++              ep->num, (ep->is_in?"IN":"OUT"), ep->xfer_len,
++              ep->xfer_count, ep->xfer_buff, ep->start_xfer_buff);
++
++      /* IN endpoint */
++      if (ep->is_in == 1) {
++              dwc_otg_dev_in_ep_regs_t *in_regs =
++                      core_if->dev_if->in_ep_regs[ep->num];
++
++              gnptxsts_data_t gtxstatus;
++
++              gtxstatus.d32 =
++                      dwc_read_reg32(&core_if->core_global_regs->gnptxsts);
++
++              if(core_if->en_multiple_tx_fifo == 0 && gtxstatus.b.nptxqspcavail == 0) {
++#ifdef DEBUG
++                      DWC_PRINT("TX Queue Full (0x%0x)\n", gtxstatus.d32);
++#endif
++                      return;
++              }
++
++              depctl.d32 = dwc_read_reg32(&(in_regs->diepctl));
++              deptsiz.d32 = dwc_read_reg32(&(in_regs->dieptsiz));
++
++              ep->xfer_len += (ep->maxxfer < (ep->total_len - ep->xfer_len)) ?
++                              ep->maxxfer : (ep->total_len - ep->xfer_len);
++
++              /* Zero Length Packet? */
++              if ((ep->xfer_len - ep->xfer_count) == 0) {
++                      deptsiz.b.xfersize = 0;
++                      deptsiz.b.pktcnt = 1;
++              }
++              else {
++                      /* Program the transfer size and packet count
++                       *      as follows: xfersize = N * maxpacket +
++                       *      short_packet pktcnt = N + (short_packet
++                       *      exist ? 1 : 0)
++                       */
++                      deptsiz.b.xfersize = ep->xfer_len - ep->xfer_count;
++                      deptsiz.b.pktcnt =
++                              (ep->xfer_len - ep->xfer_count - 1 + ep->maxpacket) /
++                              ep->maxpacket;
++              }
++
++
++              /* Write the DMA register */
++              if (core_if->dma_enable) {
++                      if (/*(core_if->dma_enable)&&*/(ep->dma_addr==DMA_ADDR_INVALID)) {
++                                ep->dma_addr=dma_map_single(NULL,(void *)(ep->xfer_buff),(ep->xfer_len),DMA_TO_DEVICE);
++                      }
++                      DWC_DEBUGPL(DBG_PCDV, "ep%d dma_addr=%.8x\n", ep->num, ep->dma_addr);
++
++                      if (core_if->dma_desc_enable == 0) {
++                              dwc_write_reg32(&in_regs->dieptsiz, deptsiz.d32);
++
++                              VERIFY_PCD_DMA_ADDR(ep->dma_addr);
++                              dwc_write_reg32 (&(in_regs->diepdma),
++                                               (uint32_t)ep->dma_addr);
++                      }
++                      else {
++                              init_dma_desc_chain(core_if, ep);
++                              /** DIEPDMAn Register write */
++
++                                      VERIFY_PCD_DMA_ADDR(ep->dma_desc_addr);
++                                      dwc_write_reg32(&in_regs->diepdma, ep->dma_desc_addr);
++                      }
++              }
++              else
++              {
++                      dwc_write_reg32(&in_regs->dieptsiz, deptsiz.d32);
++                      if(ep->type != DWC_OTG_EP_TYPE_ISOC) {
++                              /**
++                               * Enable the Non-Periodic Tx FIFO empty interrupt,
++                               * or the Tx FIFO epmty interrupt in dedicated Tx FIFO mode,
++                               * the data will be written into the fifo by the ISR.
++                               */
++                              if(core_if->en_multiple_tx_fifo == 0) {
++                                      intr_mask.b.nptxfempty = 1;
++                                      dwc_modify_reg32(&core_if->core_global_regs->gintmsk,
++                                              intr_mask.d32, intr_mask.d32);
++                              }
++                              else {
++                                      /* Enable the Tx FIFO Empty Interrupt for this EP */
++                                      if(ep->xfer_len > 0) {
++                                              uint32_t fifoemptymsk = 0;
++                                              fifoemptymsk = 1 << ep->num;
++                                              dwc_modify_reg32(&core_if->dev_if->dev_global_regs->dtknqr4_fifoemptymsk,
++                                              0, fifoemptymsk);
++
++                                      }
++                              }
++                      }
++              }
++
++              /* EP enable, IN data in FIFO */
++              depctl.b.cnak = 1;
++              depctl.b.epena = 1;
++              dwc_write_reg32(&in_regs->diepctl, depctl.d32);
++
++              depctl.d32 = dwc_read_reg32 (&core_if->dev_if->in_ep_regs[0]->diepctl);
++              depctl.b.nextep = ep->num;
++              dwc_write_reg32 (&core_if->dev_if->in_ep_regs[0]->diepctl, depctl.d32);
++
++              DWC_DEBUGPL(DBG_PCD, "DIEPCTL(%.8x)=%08x DIEPTSIZ=%08x, DIEPINT=%.8x, DIEPDMA=%.8x, DTXFSTS=%.8x\n",
++                      (u32)&in_regs->diepctl,
++                      dwc_read_reg32(&in_regs->diepctl),
++                      dwc_read_reg32(&in_regs->dieptsiz),
++                      dwc_read_reg32(&in_regs->diepint),
++                      dwc_read_reg32(&in_regs->diepdma),
++                      dwc_read_reg32(&in_regs->dtxfsts));
++              DWC_DEBUGPL(DBG_PCD, "DAINTMSK=%08x GINTMSK=%08x\n",
++                      dwc_read_reg32(&core_if->dev_if->dev_global_regs->daintmsk),
++                      dwc_read_reg32(&core_if->core_global_regs->gintmsk));
++
++      }
++      else {
++              /* OUT endpoint */
++              dwc_otg_dev_out_ep_regs_t *out_regs =
++              core_if->dev_if->out_ep_regs[ep->num];
++
++              depctl.d32 = dwc_read_reg32(&(out_regs->doepctl));
++              deptsiz.d32 = dwc_read_reg32(&(out_regs->doeptsiz));
++
++              ep->xfer_len += (ep->maxxfer < (ep->total_len - ep->xfer_len)) ?
++                              ep->maxxfer : (ep->total_len - ep->xfer_len);
++
++              /* Program the transfer size and packet count as follows:
++               *
++               *      pktcnt = N
++               *      xfersize = N * maxpacket
++               */
++              if ((ep->xfer_len - ep->xfer_count) == 0) {
++                      /* Zero Length Packet */
++                      deptsiz.b.xfersize = ep->maxpacket;
++                      deptsiz.b.pktcnt = 1;
++              }
++              else {
++                      deptsiz.b.pktcnt =
++                                      (ep->xfer_len - ep->xfer_count + (ep->maxpacket - 1)) /
++                                      ep->maxpacket;
++                      ep->xfer_len = deptsiz.b.pktcnt * ep->maxpacket + ep->xfer_count;
++                      deptsiz.b.xfersize = ep->xfer_len - ep->xfer_count;
++              }
++
++              DWC_DEBUGPL(DBG_PCDV, "ep%d xfersize=%d pktcnt=%d\n",
++                      ep->num,
++                      deptsiz.b.xfersize, deptsiz.b.pktcnt);
++
++              if (core_if->dma_enable) {
++                      if (/*(core_if->dma_enable)&&*/(ep->dma_addr==DMA_ADDR_INVALID)) {
++                                ep->dma_addr=dma_map_single(NULL,(void *)(ep->xfer_buff),(ep->xfer_len),DMA_TO_DEVICE);
++                      }
++                      DWC_DEBUGPL(DBG_PCDV, "ep%d dma_addr=%.8x\n",
++                              ep->num,
++                              ep->dma_addr);
++                      if (!core_if->dma_desc_enable) {
++                              dwc_write_reg32(&out_regs->doeptsiz, deptsiz.d32);
++
++                              VERIFY_PCD_DMA_ADDR(ep->dma_addr);
++                              dwc_write_reg32 (&(out_regs->doepdma),
++                                      (uint32_t)ep->dma_addr);
++                      }
++                      else {
++                              init_dma_desc_chain(core_if, ep);
++
++                              /** DOEPDMAn Register write */
++
++                              VERIFY_PCD_DMA_ADDR(ep->dma_desc_addr);
++                              dwc_write_reg32(&out_regs->doepdma, ep->dma_desc_addr);
++                      }
++              }
++              else {
++                      dwc_write_reg32(&out_regs->doeptsiz, deptsiz.d32);
++              }
++
++              /* EP enable */
++              depctl.b.cnak = 1;
++              depctl.b.epena = 1;
++
++              dwc_write_reg32(&out_regs->doepctl, depctl.d32);
++
++              DWC_DEBUGPL(DBG_PCD, "DOEPCTL(%.8x)=%08x DOEPTSIZ=%08x, DOEPINT=%.8x, DOEPDMA=%.8x\n",
++                      (u32)&out_regs->doepctl,
++                      dwc_read_reg32(&out_regs->doepctl),
++                      dwc_read_reg32(&out_regs->doeptsiz),
++                      dwc_read_reg32(&out_regs->doepint),
++                      dwc_read_reg32(&out_regs->doepdma));
++
++              DWC_DEBUGPL(DBG_PCD, "DAINTMSK=%08x GINTMSK=%08x\n",
++                      dwc_read_reg32(&core_if->dev_if->dev_global_regs->daintmsk),
++                      dwc_read_reg32(&core_if->core_global_regs->gintmsk));
++      }
++}
++
++/**
++ * This function setup a zero length transfer in Buffer DMA and
++ * Slave modes for usb requests with zero field set
++ *
++ * @param core_if Programming view of DWC_otg controller.
++ * @param ep The EP to start the transfer on.
++ *
++ */
++void dwc_otg_ep_start_zl_transfer(dwc_otg_core_if_t *core_if, dwc_ep_t *ep)
++{
++
++      depctl_data_t depctl;
++      deptsiz_data_t deptsiz;
++      gintmsk_data_t intr_mask = { .d32 = 0};
++
++      DWC_DEBUGPL((DBG_PCDV | DBG_CILV), "%s()\n", __func__);
++
++      /* IN endpoint */
++      if (ep->is_in == 1) {
++              dwc_otg_dev_in_ep_regs_t *in_regs =
++                      core_if->dev_if->in_ep_regs[ep->num];
++
++              depctl.d32 = dwc_read_reg32(&(in_regs->diepctl));
++              deptsiz.d32 = dwc_read_reg32(&(in_regs->dieptsiz));
++
++              deptsiz.b.xfersize = 0;
++              deptsiz.b.pktcnt = 1;
++
++
++              /* Write the DMA register */
++              if (core_if->dma_enable) {
++                      if (/*(core_if->dma_enable)&&*/(ep->dma_addr==DMA_ADDR_INVALID)) {
++                                ep->dma_addr=dma_map_single(NULL,(void *)(ep->xfer_buff),(ep->xfer_len),DMA_TO_DEVICE);
++                      }
++                      if (core_if->dma_desc_enable == 0) {
++                              dwc_write_reg32(&in_regs->dieptsiz, deptsiz.d32);
++
++                              VERIFY_PCD_DMA_ADDR(ep->dma_addr);
++                              dwc_write_reg32 (&(in_regs->diepdma),
++                                               (uint32_t)ep->dma_addr);
++                      }
++              }
++              else {
++                      dwc_write_reg32(&in_regs->dieptsiz, deptsiz.d32);
++                      /**
++                       * Enable the Non-Periodic Tx FIFO empty interrupt,
++                       * or the Tx FIFO epmty interrupt in dedicated Tx FIFO mode,
++                       * the data will be written into the fifo by the ISR.
++                       */
++                      if(core_if->en_multiple_tx_fifo == 0) {
++                              intr_mask.b.nptxfempty = 1;
++                              dwc_modify_reg32(&core_if->core_global_regs->gintmsk,
++                                      intr_mask.d32, intr_mask.d32);
++                      }
++                      else {
++                              /* Enable the Tx FIFO Empty Interrupt for this EP */
++                              if(ep->xfer_len > 0) {
++                                      uint32_t fifoemptymsk = 0;
++                                      fifoemptymsk = 1 << ep->num;
++                                      dwc_modify_reg32(&core_if->dev_if->dev_global_regs->dtknqr4_fifoemptymsk,
++                                      0, fifoemptymsk);
++                              }
++                      }
++              }
++
++              /* EP enable, IN data in FIFO */
++              depctl.b.cnak = 1;
++              depctl.b.epena = 1;
++              dwc_write_reg32(&in_regs->diepctl, depctl.d32);
++
++              depctl.d32 = dwc_read_reg32 (&core_if->dev_if->in_ep_regs[0]->diepctl);
++              depctl.b.nextep = ep->num;
++              dwc_write_reg32 (&core_if->dev_if->in_ep_regs[0]->diepctl, depctl.d32);
++
++      }
++      else {
++              /* OUT endpoint */
++              dwc_otg_dev_out_ep_regs_t *out_regs =
++              core_if->dev_if->out_ep_regs[ep->num];
++
++              depctl.d32 = dwc_read_reg32(&(out_regs->doepctl));
++              deptsiz.d32 = dwc_read_reg32(&(out_regs->doeptsiz));
++
++              /* Zero Length Packet */
++              deptsiz.b.xfersize = ep->maxpacket;
++              deptsiz.b.pktcnt = 1;
++
++              if (core_if->dma_enable) {
++                      if (/*(core_if->dma_enable)&&*/(ep->dma_addr==DMA_ADDR_INVALID)) {
++                                ep->dma_addr=dma_map_single(NULL,(void *)(ep->xfer_buff),(ep->xfer_len),DMA_TO_DEVICE);
++                      }
++                      if (!core_if->dma_desc_enable) {
++                              dwc_write_reg32(&out_regs->doeptsiz, deptsiz.d32);
++
++
++                              VERIFY_PCD_DMA_ADDR(ep->dma_addr);
++                              dwc_write_reg32 (&(out_regs->doepdma),
++                                      (uint32_t)ep->dma_addr);
++                      }
++              }
++              else {
++                      dwc_write_reg32(&out_regs->doeptsiz, deptsiz.d32);
++              }
++
++              /* EP enable */
++              depctl.b.cnak = 1;
++              depctl.b.epena = 1;
++
++              dwc_write_reg32(&out_regs->doepctl, depctl.d32);
++
++      }
++}
++
++/**
++ * This function does the setup for a data transfer for EP0 and starts
++ * the transfer.  For an IN transfer, the packets will be loaded into
++ * the appropriate Tx FIFO in the ISR. For OUT transfers, the packets are
++ * unloaded from the Rx FIFO in the ISR.
++ *
++ * @param core_if Programming view of DWC_otg controller.
++ * @param ep The EP0 data.
++ */
++void dwc_otg_ep0_start_transfer(dwc_otg_core_if_t *core_if, dwc_ep_t *ep)
++{
++      depctl_data_t depctl;
++      deptsiz0_data_t deptsiz;
++      gintmsk_data_t intr_mask = { .d32 = 0};
++      dwc_otg_dma_desc_t* dma_desc;
++
++      DWC_DEBUGPL(DBG_PCD, "ep%d-%s xfer_len=%d xfer_cnt=%d "
++      "xfer_buff=%p start_xfer_buff=%p, dma_addr=%.8x\n",
++      ep->num, (ep->is_in?"IN":"OUT"), ep->xfer_len,
++      ep->xfer_count, ep->xfer_buff, ep->start_xfer_buff,ep->dma_addr);
++
++      ep->total_len = ep->xfer_len;
++
++      /* IN endpoint */
++      if (ep->is_in == 1) {
++              dwc_otg_dev_in_ep_regs_t *in_regs =
++              core_if->dev_if->in_ep_regs[0];
++
++              gnptxsts_data_t gtxstatus;
++
++              gtxstatus.d32 =
++                      dwc_read_reg32(&core_if->core_global_regs->gnptxsts);
++
++              if(core_if->en_multiple_tx_fifo == 0 && gtxstatus.b.nptxqspcavail == 0) {
++#ifdef DEBUG
++                      deptsiz.d32 = dwc_read_reg32(&in_regs->dieptsiz);
++                      DWC_DEBUGPL(DBG_PCD,"DIEPCTL0=%0x\n",
++                              dwc_read_reg32(&in_regs->diepctl));
++                      DWC_DEBUGPL(DBG_PCD, "DIEPTSIZ0=%0x (sz=%d, pcnt=%d)\n",
++                              deptsiz.d32,
++                              deptsiz.b.xfersize, deptsiz.b.pktcnt);
++                      DWC_PRINT("TX Queue or FIFO Full (0x%0x)\n",
++                                gtxstatus.d32);
++#endif
++                      return;
++              }
++
++
++              depctl.d32 = dwc_read_reg32(&in_regs->diepctl);
++              deptsiz.d32 = dwc_read_reg32(&in_regs->dieptsiz);
++
++              /* Zero Length Packet? */
++              if (ep->xfer_len == 0) {
++                      deptsiz.b.xfersize = 0;
++                      deptsiz.b.pktcnt = 1;
++              }
++              else {
++                      /* Program the transfer size and packet count
++                       *      as follows: xfersize = N * maxpacket +
++                       *      short_packet pktcnt = N + (short_packet
++                       *      exist ? 1 : 0)
++                       */
++                      if (ep->xfer_len > ep->maxpacket) {
++                              ep->xfer_len = ep->maxpacket;
++                              deptsiz.b.xfersize = ep->maxpacket;
++                      }
++                      else {
++                              deptsiz.b.xfersize = ep->xfer_len;
++                      }
++                      deptsiz.b.pktcnt = 1;
++
++              }
++              DWC_DEBUGPL(DBG_PCDV, "IN len=%d  xfersize=%d pktcnt=%d [%08x]\n",
++                      ep->xfer_len,
++                      deptsiz.b.xfersize, deptsiz.b.pktcnt, deptsiz.d32);
++              /* Write the DMA register */
++              if (core_if->dma_enable) {
++                      if (/*(core_if->dma_enable)&&*/(ep->dma_addr==DMA_ADDR_INVALID)) {
++                                ep->dma_addr=dma_map_single(NULL,(void *)(ep->xfer_buff),(ep->xfer_len),DMA_TO_DEVICE);
++                      }
++                      if(core_if->dma_desc_enable == 0) {
++                              dwc_write_reg32(&in_regs->dieptsiz, deptsiz.d32);
++
++                              VERIFY_PCD_DMA_ADDR(ep->dma_addr);
++                              dwc_write_reg32 (&(in_regs->diepdma),
++                              (uint32_t)ep->dma_addr);
++                      }
++                      else {
++                              dma_desc = core_if->dev_if->in_desc_addr;
++
++                              /** DMA Descriptor Setup */
++                              dma_desc->status.b.bs = BS_HOST_BUSY;
++                              dma_desc->status.b.l = 1;
++                              dma_desc->status.b.ioc = 1;
++                              dma_desc->status.b.sp = (ep->xfer_len == ep->maxpacket) ? 0 : 1;
++                              dma_desc->status.b.bytes = ep->xfer_len;
++                              dma_desc->buf = ep->dma_addr;
++                              dma_desc->status.b.bs = BS_HOST_READY;
++
++                              /** DIEPDMA0 Register write */
++
++                              VERIFY_PCD_DMA_ADDR(core_if->dev_if->dma_in_desc_addr);
++                                      dwc_write_reg32(&in_regs->diepdma, core_if->dev_if->dma_in_desc_addr);
++                      }
++              }
++              else {
++                      dwc_write_reg32(&in_regs->dieptsiz, deptsiz.d32);