projects / openwrt / staging / dedeckeh.git / blob
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add initial support for the crisarchitecture used on foxboards to openwrt
[openwrt/staging/dedeckeh.git] / target / linux / etrax-2.6 / image / e100boot / src / cbl / src / hwregs_def.h
1 /*!**********************************************************************
2 *!
3 *! FILE NAME: hwregs_def.h
4 *!
5 *! DESCRIPTION: Template file for register field default values used by
6 *! the init_shadow() function defined in hwregs.c
7 *! For each field in each register select a default value
8 *! from the listed set of valid values.
9 *! Only write only registers need default values.
10 *! This file is included in hwregs.h
11 *!
12 *! FUNCTIONS: none
13 *!
14 *! NOTE: This file is automatically generated, do _not_ edit.
15 *! Created: Thu Oct 3 01:21:27 2002
16 *! By: Id: shadow_gen,v 1.14 2002/10/02 20:31:22 hp Exp
17 *! From: /n/asic/projects/etrax_ng/doc/work/etrax_ng_regs.rd 1.168
18 *! /n/asic/projects/etrax_ng/include//hwregs.ctrl 1.3
19 *!
20 *! NOTE: There are default constants for all write only registers described
21 *! in /n/asic/projects/etrax_ng/doc/work/etrax_ng_regs.rd.
22 *! Since one physical register may have several logical names you
23 *! only need default constants for those registers that are
24 *! initiated in init_shadow(). This is done by the
25 *! 'USE_GROUP__group-name' macros in this file.
26 *!
27 *! As an example, in Etrax100 the following logical registers are
28 *! all the same physical register at address 0xb0000044:
29 *!
30 *! R_ATA_CONFIG
31 *! R_PAR0_CONFIG
32 *! R_SCSI0_CTRL
33 *! R_SHARED_RAM_ADDR
34 *!
35 *!----------------------------------------------------------------------
36 *! HISTORY
37 *!
38 *! DATE NAME CHANGES
39 *! ---- ---- -------
40 *! Apr 01 1998 Jan Bengtsson Initial version
41 *!----------------------------------------------------------------------
42 *!
43 *! (C) Copyright 1998, Axis Communications AB, LUND, SWEDEN
44 *!
45 *!**********************************************************************/
46 /* %Z% %M% %I% %G% */
47
48 #ifndef __HWREGS_DEF_H__
49 #define __HWREGS_DEF_H__
50
51 /********************** INCLUDE FILES SECTION **************************/
52
53 /********************** CONSTANT AND MACRO SECTION *********************/
54
55 /*
56 ** To use shadow registers for a register_group, define the following
57 ** macros to TRUE in a project specific file.
58 */
59
60 #ifndef USE_GROUP__Serial_port_registers
61 #define USE_GROUP__Serial_port_registers 1
62 #endif
63
64 #ifndef USE_GROUP__ATA_interface_registers
65 #define USE_GROUP__ATA_interface_registers 1
66 #endif
67
68 #ifndef USE_GROUP__Bus_interface_configuration_registers
69 #define USE_GROUP__Bus_interface_configuration_registers 1
70 #endif
71
72 #ifndef USE_GROUP__Timer_registers
73 #define USE_GROUP__Timer_registers 1
74 #endif
75
76 #ifndef USE_GROUP__DMA_registers
77 #define USE_GROUP__DMA_registers 1
78 #endif
79
80 #ifndef USE_GROUP__External_DMA_registers
81 #define USE_GROUP__External_DMA_registers 1
82 #endif
83
84 #ifndef USE_GROUP__General_config_registers
85 #define USE_GROUP__General_config_registers 1
86 #endif
87
88 #ifndef USE_GROUP__Interrupt_mask_and_status_registers
89 #define USE_GROUP__Interrupt_mask_and_status_registers 1
90 #endif
91
92 #ifndef USE_GROUP__MMU_registers
93 #define USE_GROUP__MMU_registers 1
94 #endif
95
96 #ifndef USE_GROUP__Network_interface_registers
97 #define USE_GROUP__Network_interface_registers 1
98 #endif
99
100 #ifndef USE_GROUP__Parallel_printer_port_registers
101 #define USE_GROUP__Parallel_printer_port_registers 1
102 #endif
103
104 #ifndef USE_GROUP__General_port_configuration_registers
105 #define USE_GROUP__General_port_configuration_registers 1
106 #endif
107
108 #ifndef USE_GROUP__SCSI_registers
109 #define USE_GROUP__SCSI_registers 1
110 #endif
111
112 #ifndef USE_GROUP__Shared_RAM_interface_registers
113 #define USE_GROUP__Shared_RAM_interface_registers 1
114 #endif
115
116 #ifndef USE_GROUP__Test_mode_registers
117 #define USE_GROUP__Test_mode_registers 1
118 #endif
119
120 #ifndef USE_GROUP__Syncrounous_serial_port_registers
121 #define USE_GROUP__Syncrounous_serial_port_registers 1
122 #endif
123
124 #ifndef USE_GROUP__USB_interface_control_registers
125 #define USE_GROUP__USB_interface_control_registers 1
126 #endif
127
128
129 /*
130 ** Default values for register R_ALT_SER_BAUDRATE
131 */
132
133 /* timer normal extern prescale */
134 #ifndef R_ALT_SER_BAUDRATE__ser3_tr__DEFAULT
135 #define R_ALT_SER_BAUDRATE__ser3_tr__DEFAULT timer
136 #endif
137
138 /* timer normal extern prescale */
139 #ifndef R_ALT_SER_BAUDRATE__ser3_rec__DEFAULT
140 #define R_ALT_SER_BAUDRATE__ser3_rec__DEFAULT timer
141 #endif
142
143 /* timer normal extern prescale */
144 #ifndef R_ALT_SER_BAUDRATE__ser2_tr__DEFAULT
145 #define R_ALT_SER_BAUDRATE__ser2_tr__DEFAULT timer
146 #endif
147
148 /* timer normal extern prescale */
149 #ifndef R_ALT_SER_BAUDRATE__ser2_rec__DEFAULT
150 #define R_ALT_SER_BAUDRATE__ser2_rec__DEFAULT timer
151 #endif
152
153 /* timer normal extern prescale */
154 #ifndef R_ALT_SER_BAUDRATE__ser1_tr__DEFAULT
155 #define R_ALT_SER_BAUDRATE__ser1_tr__DEFAULT timer
156 #endif
157
158 /* timer normal extern prescale */
159 #ifndef R_ALT_SER_BAUDRATE__ser1_rec__DEFAULT
160 #define R_ALT_SER_BAUDRATE__ser1_rec__DEFAULT timer
161 #endif
162
163 /* timer normal extern prescale */
164 #ifndef R_ALT_SER_BAUDRATE__ser0_tr__DEFAULT
165 #define R_ALT_SER_BAUDRATE__ser0_tr__DEFAULT timer
166 #endif
167
168 /* timer normal extern prescale */
169 #ifndef R_ALT_SER_BAUDRATE__ser0_rec__DEFAULT
170 #define R_ALT_SER_BAUDRATE__ser0_rec__DEFAULT timer
171 #endif
172
173 /*
174 ** Default values for register R_ATA_CONFIG
175 */
176
177 /* off on */
178 #ifndef R_ATA_CONFIG__enable__DEFAULT
179 #define R_ATA_CONFIG__enable__DEFAULT off
180 #endif
181
182 /* 0 - 31 */
183 #ifndef R_ATA_CONFIG__dma_strobe__DEFAULT
184 #define R_ATA_CONFIG__dma_strobe__DEFAULT 0
185 #endif
186
187 /* 0 - 31 */
188 #ifndef R_ATA_CONFIG__dma_hold__DEFAULT
189 #define R_ATA_CONFIG__dma_hold__DEFAULT 0
190 #endif
191
192 /* 0 - 31 */
193 #ifndef R_ATA_CONFIG__pio_setup__DEFAULT
194 #define R_ATA_CONFIG__pio_setup__DEFAULT 0
195 #endif
196
197 /* 0 - 31 */
198 #ifndef R_ATA_CONFIG__pio_strobe__DEFAULT
199 #define R_ATA_CONFIG__pio_strobe__DEFAULT 0
200 #endif
201
202 /* 0 - 31 */
203 #ifndef R_ATA_CONFIG__pio_hold__DEFAULT
204 #define R_ATA_CONFIG__pio_hold__DEFAULT 0
205 #endif
206
207 /*
208 ** Default values for register R_ATA_CTRL_DATA
209 */
210
211 /* 0 - 3 */
212 #ifndef R_ATA_CTRL_DATA__sel__DEFAULT
213 #define R_ATA_CTRL_DATA__sel__DEFAULT 0
214 #endif
215
216 /* inactive active */
217 #ifndef R_ATA_CTRL_DATA__cs1__DEFAULT
218 #define R_ATA_CTRL_DATA__cs1__DEFAULT inactive
219 #endif
220
221 /* inactive active */
222 #ifndef R_ATA_CTRL_DATA__cs0__DEFAULT
223 #define R_ATA_CTRL_DATA__cs0__DEFAULT inactive
224 #endif
225
226 /* 0 - 7 */
227 #ifndef R_ATA_CTRL_DATA__addr__DEFAULT
228 #define R_ATA_CTRL_DATA__addr__DEFAULT 0
229 #endif
230
231 /* write read */
232 #ifndef R_ATA_CTRL_DATA__rw__DEFAULT
233 #define R_ATA_CTRL_DATA__rw__DEFAULT write
234 #endif
235
236 /* dma register */
237 #ifndef R_ATA_CTRL_DATA__src_dst__DEFAULT
238 #define R_ATA_CTRL_DATA__src_dst__DEFAULT dma
239 #endif
240
241 /* pio dma */
242 #ifndef R_ATA_CTRL_DATA__handsh__DEFAULT
243 #define R_ATA_CTRL_DATA__handsh__DEFAULT pio
244 #endif
245
246 /* off on */
247 #ifndef R_ATA_CTRL_DATA__multi__DEFAULT
248 #define R_ATA_CTRL_DATA__multi__DEFAULT off
249 #endif
250
251 /* word byte */
252 #ifndef R_ATA_CTRL_DATA__dma_size__DEFAULT
253 #define R_ATA_CTRL_DATA__dma_size__DEFAULT word
254 #endif
255
256 /* 0 - 0xffff */
257 #ifndef R_ATA_CTRL_DATA__data__DEFAULT
258 #define R_ATA_CTRL_DATA__data__DEFAULT 0
259 #endif
260
261 /*
262 ** Default values for register R_BUS_CONFIG
263 */
264
265 /* bwe cwe */
266 #ifndef R_BUS_CONFIG__sram_type__DEFAULT
267 #define R_BUS_CONFIG__sram_type__DEFAULT bwe
268 #endif
269
270 /* burst32 burst16 */
271 #ifndef R_BUS_CONFIG__dma_burst__DEFAULT
272 #define R_BUS_CONFIG__dma_burst__DEFAULT burst32
273 #endif
274
275 /* ext norm */
276 #ifndef R_BUS_CONFIG__pcs4_7_wr__DEFAULT
277 #define R_BUS_CONFIG__pcs4_7_wr__DEFAULT ext
278 #endif
279
280 /* ext norm */
281 #ifndef R_BUS_CONFIG__pcs0_3_wr__DEFAULT
282 #define R_BUS_CONFIG__pcs0_3_wr__DEFAULT ext
283 #endif
284
285 /* ext norm */
286 #ifndef R_BUS_CONFIG__sram_wr__DEFAULT
287 #define R_BUS_CONFIG__sram_wr__DEFAULT ext
288 #endif
289
290 /* ext norm */
291 #ifndef R_BUS_CONFIG__flash_wr__DEFAULT
292 #define R_BUS_CONFIG__flash_wr__DEFAULT ext
293 #endif
294
295 /* bw16 bw32 */
296 #ifndef R_BUS_CONFIG__pcs4_7_bw__DEFAULT
297 #define R_BUS_CONFIG__pcs4_7_bw__DEFAULT bw16
298 #endif
299
300 /* bw16 bw32 */
301 #ifndef R_BUS_CONFIG__pcs0_3_bw__DEFAULT
302 #define R_BUS_CONFIG__pcs0_3_bw__DEFAULT bw16
303 #endif
304
305 /* bw16 bw32 */
306 #ifndef R_BUS_CONFIG__sram_bw__DEFAULT
307 #define R_BUS_CONFIG__sram_bw__DEFAULT bw16
308 #endif
309
310 /* bw16 bw32 */
311 #ifndef R_BUS_CONFIG__flash_bw__DEFAULT
312 #define R_BUS_CONFIG__flash_bw__DEFAULT bw16
313 #endif
314
315 /*
316 ** Default values for register R_CLOCK_PRESCALE
317 */
318
319 /* 0 - 0xffff */
320 #ifndef R_CLOCK_PRESCALE__ser_presc__DEFAULT
321 #define R_CLOCK_PRESCALE__ser_presc__DEFAULT 0
322 #endif
323
324 /* 0 - 0xffff */
325 #ifndef R_CLOCK_PRESCALE__tim_presc__DEFAULT
326 #define R_CLOCK_PRESCALE__tim_presc__DEFAULT 0
327 #endif
328
329 /*
330 ** Default values for register R_DMA_CH0_CLR_INTR
331 */
332
333 /* do dont */
334 #ifndef R_DMA_CH0_CLR_INTR__clr_eop__DEFAULT
335 #define R_DMA_CH0_CLR_INTR__clr_eop__DEFAULT do
336 #endif
337
338 /* do dont */
339 #ifndef R_DMA_CH0_CLR_INTR__clr_descr__DEFAULT
340 #define R_DMA_CH0_CLR_INTR__clr_descr__DEFAULT do
341 #endif
342
343 /*
344 ** Default values for register R_DMA_CH1_CLR_INTR
345 */
346
347 /* do dont */
348 #ifndef R_DMA_CH1_CLR_INTR__clr_eop__DEFAULT
349 #define R_DMA_CH1_CLR_INTR__clr_eop__DEFAULT do
350 #endif
351
352 /* do dont */
353 #ifndef R_DMA_CH1_CLR_INTR__clr_descr__DEFAULT
354 #define R_DMA_CH1_CLR_INTR__clr_descr__DEFAULT do
355 #endif
356
357 /*
358 ** Default values for register R_DMA_CH2_CLR_INTR
359 */
360
361 /* do dont */
362 #ifndef R_DMA_CH2_CLR_INTR__clr_eop__DEFAULT
363 #define R_DMA_CH2_CLR_INTR__clr_eop__DEFAULT do
364 #endif
365
366 /* do dont */
367 #ifndef R_DMA_CH2_CLR_INTR__clr_descr__DEFAULT
368 #define R_DMA_CH2_CLR_INTR__clr_descr__DEFAULT do
369 #endif
370
371 /*
372 ** Default values for register R_DMA_CH3_CLR_INTR
373 */
374
375 /* do dont */
376 #ifndef R_DMA_CH3_CLR_INTR__clr_eop__DEFAULT
377 #define R_DMA_CH3_CLR_INTR__clr_eop__DEFAULT do
378 #endif
379
380 /* do dont */
381 #ifndef R_DMA_CH3_CLR_INTR__clr_descr__DEFAULT
382 #define R_DMA_CH3_CLR_INTR__clr_descr__DEFAULT do
383 #endif
384
385 /*
386 ** Default values for register R_DMA_CH4_CLR_INTR
387 */
388
389 /* do dont */
390 #ifndef R_DMA_CH4_CLR_INTR__clr_eop__DEFAULT
391 #define R_DMA_CH4_CLR_INTR__clr_eop__DEFAULT do
392 #endif
393
394 /* do dont */
395 #ifndef R_DMA_CH4_CLR_INTR__clr_descr__DEFAULT
396 #define R_DMA_CH4_CLR_INTR__clr_descr__DEFAULT do
397 #endif
398
399 /*
400 ** Default values for register R_DMA_CH5_CLR_INTR
401 */
402
403 /* do dont */
404 #ifndef R_DMA_CH5_CLR_INTR__clr_eop__DEFAULT
405 #define R_DMA_CH5_CLR_INTR__clr_eop__DEFAULT do
406 #endif
407
408 /* do dont */
409 #ifndef R_DMA_CH5_CLR_INTR__clr_descr__DEFAULT
410 #define R_DMA_CH5_CLR_INTR__clr_descr__DEFAULT do
411 #endif
412
413 /*
414 ** Default values for register R_DMA_CH6_CLR_INTR
415 */
416
417 /* do dont */
418 #ifndef R_DMA_CH6_CLR_INTR__clr_eop__DEFAULT
419 #define R_DMA_CH6_CLR_INTR__clr_eop__DEFAULT do
420 #endif
421
422 /* do dont */
423 #ifndef R_DMA_CH6_CLR_INTR__clr_descr__DEFAULT
424 #define R_DMA_CH6_CLR_INTR__clr_descr__DEFAULT do
425 #endif
426
427 /*
428 ** Default values for register R_DMA_CH7_CLR_INTR
429 */
430
431 /* do dont */
432 #ifndef R_DMA_CH7_CLR_INTR__clr_eop__DEFAULT
433 #define R_DMA_CH7_CLR_INTR__clr_eop__DEFAULT do
434 #endif
435
436 /* do dont */
437 #ifndef R_DMA_CH7_CLR_INTR__clr_descr__DEFAULT
438 #define R_DMA_CH7_CLR_INTR__clr_descr__DEFAULT do
439 #endif
440
441 /*
442 ** Default values for register R_DMA_CH8_CLR_INTR
443 */
444
445 /* do dont */
446 #ifndef R_DMA_CH8_CLR_INTR__clr_eop__DEFAULT
447 #define R_DMA_CH8_CLR_INTR__clr_eop__DEFAULT do
448 #endif
449
450 /* do dont */
451 #ifndef R_DMA_CH8_CLR_INTR__clr_descr__DEFAULT
452 #define R_DMA_CH8_CLR_INTR__clr_descr__DEFAULT do
453 #endif
454
455 /*
456 ** Default values for register R_DMA_CH8_SUB0_CLR_INTR
457 */
458
459 /* do dont */
460 #ifndef R_DMA_CH8_SUB0_CLR_INTR__clr_descr__DEFAULT
461 #define R_DMA_CH8_SUB0_CLR_INTR__clr_descr__DEFAULT do
462 #endif
463
464 /*
465 ** Default values for register R_DMA_CH8_SUB1_CLR_INTR
466 */
467
468 /* do dont */
469 #ifndef R_DMA_CH8_SUB1_CLR_INTR__clr_descr__DEFAULT
470 #define R_DMA_CH8_SUB1_CLR_INTR__clr_descr__DEFAULT do
471 #endif
472
473 /*
474 ** Default values for register R_DMA_CH8_SUB2_CLR_INTR
475 */
476
477 /* do dont */
478 #ifndef R_DMA_CH8_SUB2_CLR_INTR__clr_descr__DEFAULT
479 #define R_DMA_CH8_SUB2_CLR_INTR__clr_descr__DEFAULT do
480 #endif
481
482 /*
483 ** Default values for register R_DMA_CH8_SUB3_CLR_INTR
484 */
485
486 /* do dont */
487 #ifndef R_DMA_CH8_SUB3_CLR_INTR__clr_descr__DEFAULT
488 #define R_DMA_CH8_SUB3_CLR_INTR__clr_descr__DEFAULT do
489 #endif
490
491 /*
492 ** Default values for register R_DMA_CH9_CLR_INTR
493 */
494
495 /* do dont */
496 #ifndef R_DMA_CH9_CLR_INTR__clr_eop__DEFAULT
497 #define R_DMA_CH9_CLR_INTR__clr_eop__DEFAULT do
498 #endif
499
500 /* do dont */
501 #ifndef R_DMA_CH9_CLR_INTR__clr_descr__DEFAULT
502 #define R_DMA_CH9_CLR_INTR__clr_descr__DEFAULT do
503 #endif
504
505 /*
506 ** Default values for register R_DRAM_CONFIG
507 */
508
509 /* wmm norm */
510 #ifndef R_DRAM_CONFIG__wmm1__DEFAULT
511 #define R_DRAM_CONFIG__wmm1__DEFAULT wmm
512 #endif
513
514 /* wmm norm */
515 #ifndef R_DRAM_CONFIG__wmm0__DEFAULT
516 #define R_DRAM_CONFIG__wmm0__DEFAULT wmm
517 #endif
518
519 /* 0 - 7 */
520 #ifndef R_DRAM_CONFIG__sh1__DEFAULT
521 #define R_DRAM_CONFIG__sh1__DEFAULT 0
522 #endif
523
524 /* 0 - 7 */
525 #ifndef R_DRAM_CONFIG__sh0__DEFAULT
526 #define R_DRAM_CONFIG__sh0__DEFAULT 0
527 #endif
528
529 /* bw16 bw32 */
530 #ifndef R_DRAM_CONFIG__w__DEFAULT
531 #define R_DRAM_CONFIG__w__DEFAULT bw16
532 #endif
533
534 /* bank byte */
535 #ifndef R_DRAM_CONFIG__c__DEFAULT
536 #define R_DRAM_CONFIG__c__DEFAULT bank
537 #endif
538
539 /* edo fast */
540 #ifndef R_DRAM_CONFIG__e__DEFAULT
541 #define R_DRAM_CONFIG__e__DEFAULT edo
542 #endif
543
544 /* bit10 bit20 bit11 bit21 bit12 bit22 bit13 bit23 bit14 bit24 bit15 bit25 bit16 bit26 bit17 bit27 bit18 bit9 bit28 bit19 grp0 bit29 grp1 */
545 #ifndef R_DRAM_CONFIG__group_sel__DEFAULT
546 #define R_DRAM_CONFIG__group_sel__DEFAULT bit10
547 #endif
548
549 /* 0 - 7 */
550 #ifndef R_DRAM_CONFIG__ca1__DEFAULT
551 #define R_DRAM_CONFIG__ca1__DEFAULT 0
552 #endif
553
554 /* bit10 bit20 bit11 bit21 bit12 bit22 bit13 bit23 bit14 bit24 bit15 bit25 bit16 bit26 bit17 bit27 bit18 bit28 bit19 bit29 bank0 bank1 bit9 */
555 #ifndef R_DRAM_CONFIG__bank23sel__DEFAULT
556 #define R_DRAM_CONFIG__bank23sel__DEFAULT bit10
557 #endif
558
559 /* 0 - 7 */
560 #ifndef R_DRAM_CONFIG__ca0__DEFAULT
561 #define R_DRAM_CONFIG__ca0__DEFAULT 0
562 #endif
563
564 /* bit10 bit20 bit11 bit21 bit12 bit22 bit13 bit23 bit14 bit24 bit15 bit25 bit16 bit26 bit17 bit27 bit18 bit28 bit19 bit29 bank0 bank1 bit9 */
565 #ifndef R_DRAM_CONFIG__bank01sel__DEFAULT
566 #define R_DRAM_CONFIG__bank01sel__DEFAULT bit10
567 #endif
568
569 /*
570 ** Default values for register R_DRAM_TIMING
571 */
572
573 /* disable enable */
574 #ifndef R_DRAM_TIMING__sdram__DEFAULT
575 #define R_DRAM_TIMING__sdram__DEFAULT disable
576 #endif
577
578 /* e13us disable e52us e8700ns */
579 #ifndef R_DRAM_TIMING__ref__DEFAULT
580 #define R_DRAM_TIMING__ref__DEFAULT e13us
581 #endif
582
583 /* 0 - 3 */
584 #ifndef R_DRAM_TIMING__rp__DEFAULT
585 #define R_DRAM_TIMING__rp__DEFAULT 0
586 #endif
587
588 /* 0 - 3 */
589 #ifndef R_DRAM_TIMING__rs__DEFAULT
590 #define R_DRAM_TIMING__rs__DEFAULT 0
591 #endif
592
593 /* 0 - 3 */
594 #ifndef R_DRAM_TIMING__rh__DEFAULT
595 #define R_DRAM_TIMING__rh__DEFAULT 0
596 #endif
597
598 /* ext norm */
599 #ifndef R_DRAM_TIMING__w__DEFAULT
600 #define R_DRAM_TIMING__w__DEFAULT ext
601 #endif
602
603 /* ext norm */
604 #ifndef R_DRAM_TIMING__c__DEFAULT
605 #define R_DRAM_TIMING__c__DEFAULT ext
606 #endif
607
608 /* 0 - 3 */
609 #ifndef R_DRAM_TIMING__cz__DEFAULT
610 #define R_DRAM_TIMING__cz__DEFAULT 0
611 #endif
612
613 /* 0 - 3 */
614 #ifndef R_DRAM_TIMING__cp__DEFAULT
615 #define R_DRAM_TIMING__cp__DEFAULT 0
616 #endif
617
618 /* 0 - 3 */
619 #ifndef R_DRAM_TIMING__cw__DEFAULT
620 #define R_DRAM_TIMING__cw__DEFAULT 0
621 #endif
622
623 /*
624 ** Default values for register R_EXT_DMA_0_ADDR
625 */
626
627 /* 0 - 0xfffffff */
628 #ifndef R_EXT_DMA_0_ADDR__ext0_addr__DEFAULT
629 #define R_EXT_DMA_0_ADDR__ext0_addr__DEFAULT 0
630 #endif
631
632 /*
633 ** Default values for register R_EXT_DMA_0_CMD
634 */
635
636 /* disable enable */
637 #ifndef R_EXT_DMA_0_CMD__cnt__DEFAULT
638 #define R_EXT_DMA_0_CMD__cnt__DEFAULT disable
639 #endif
640
641 /* ahigh alow */
642 #ifndef R_EXT_DMA_0_CMD__rqpol__DEFAULT
643 #define R_EXT_DMA_0_CMD__rqpol__DEFAULT ahigh
644 #endif
645
646 /* ahigh alow */
647 #ifndef R_EXT_DMA_0_CMD__apol__DEFAULT
648 #define R_EXT_DMA_0_CMD__apol__DEFAULT ahigh
649 #endif
650
651 /* burst handsh */
652 #ifndef R_EXT_DMA_0_CMD__rq_ack__DEFAULT
653 #define R_EXT_DMA_0_CMD__rq_ack__DEFAULT burst
654 #endif
655
656 /* dword word byte */
657 #ifndef R_EXT_DMA_0_CMD__wid__DEFAULT
658 #define R_EXT_DMA_0_CMD__wid__DEFAULT dword
659 #endif
660
661 /* input output */
662 #ifndef R_EXT_DMA_0_CMD__dir__DEFAULT
663 #define R_EXT_DMA_0_CMD__dir__DEFAULT input
664 #endif
665
666 /* stop start */
667 #ifndef R_EXT_DMA_0_CMD__run__DEFAULT
668 #define R_EXT_DMA_0_CMD__run__DEFAULT stop
669 #endif
670
671 /* 0 - 0xffff */
672 #ifndef R_EXT_DMA_0_CMD__trf_count__DEFAULT
673 #define R_EXT_DMA_0_CMD__trf_count__DEFAULT 0
674 #endif
675
676 /*
677 ** Default values for register R_EXT_DMA_1_ADDR
678 */
679
680 /* 0 - 0xfffffff */
681 #ifndef R_EXT_DMA_1_ADDR__ext0_addr__DEFAULT
682 #define R_EXT_DMA_1_ADDR__ext0_addr__DEFAULT 0
683 #endif
684
685 /*
686 ** Default values for register R_EXT_DMA_1_CMD
687 */
688
689 /* disable enable */
690 #ifndef R_EXT_DMA_1_CMD__cnt__DEFAULT
691 #define R_EXT_DMA_1_CMD__cnt__DEFAULT disable
692 #endif
693
694 /* ahigh alow */
695 #ifndef R_EXT_DMA_1_CMD__rqpol__DEFAULT
696 #define R_EXT_DMA_1_CMD__rqpol__DEFAULT ahigh
697 #endif
698
699 /* ahigh alow */
700 #ifndef R_EXT_DMA_1_CMD__apol__DEFAULT
701 #define R_EXT_DMA_1_CMD__apol__DEFAULT ahigh
702 #endif
703
704 /* burst handsh */
705 #ifndef R_EXT_DMA_1_CMD__rq_ack__DEFAULT
706 #define R_EXT_DMA_1_CMD__rq_ack__DEFAULT burst
707 #endif
708
709 /* dword word byte */
710 #ifndef R_EXT_DMA_1_CMD__wid__DEFAULT
711 #define R_EXT_DMA_1_CMD__wid__DEFAULT dword
712 #endif
713
714 /* input output */
715 #ifndef R_EXT_DMA_1_CMD__dir__DEFAULT
716 #define R_EXT_DMA_1_CMD__dir__DEFAULT input
717 #endif
718
719 /* stop start */
720 #ifndef R_EXT_DMA_1_CMD__run__DEFAULT
721 #define R_EXT_DMA_1_CMD__run__DEFAULT stop
722 #endif
723
724 /* 0 - 0xffff */
725 #ifndef R_EXT_DMA_1_CMD__trf_count__DEFAULT
726 #define R_EXT_DMA_1_CMD__trf_count__DEFAULT 0
727 #endif
728
729 /*
730 ** Default values for register R_GEN_CONFIG
731 */
732
733 /* select disable */
734 #ifndef R_GEN_CONFIG__par_w__DEFAULT
735 #define R_GEN_CONFIG__par_w__DEFAULT select
736 #endif
737
738 /* select disable */
739 #ifndef R_GEN_CONFIG__usb2__DEFAULT
740 #define R_GEN_CONFIG__usb2__DEFAULT select
741 #endif
742
743 /* select disable */
744 #ifndef R_GEN_CONFIG__usb1__DEFAULT
745 #define R_GEN_CONFIG__usb1__DEFAULT select
746 #endif
747
748 /* out in */
749 #ifndef R_GEN_CONFIG__g24dir__DEFAULT
750 #define R_GEN_CONFIG__g24dir__DEFAULT out
751 #endif
752
753 /* out in */
754 #ifndef R_GEN_CONFIG__g16_23dir__DEFAULT
755 #define R_GEN_CONFIG__g16_23dir__DEFAULT out
756 #endif
757
758 /* out in */
759 #ifndef R_GEN_CONFIG__g8_15dir__DEFAULT
760 #define R_GEN_CONFIG__g8_15dir__DEFAULT out
761 #endif
762
763 /* out in */
764 #ifndef R_GEN_CONFIG__g0dir__DEFAULT
765 #define R_GEN_CONFIG__g0dir__DEFAULT out
766 #endif
767
768 /* serial1 usb */
769 #ifndef R_GEN_CONFIG__dma9__DEFAULT
770 #define R_GEN_CONFIG__dma9__DEFAULT serial1
771 #endif
772
773 /* serial1 usb */
774 #ifndef R_GEN_CONFIG__dma8__DEFAULT
775 #define R_GEN_CONFIG__dma8__DEFAULT serial1
776 #endif
777
778 /* serial0 intdma6 extdma1 unused */
779 #ifndef R_GEN_CONFIG__dma7__DEFAULT
780 #define R_GEN_CONFIG__dma7__DEFAULT serial0
781 #endif
782
783 /* serial0 intdma7 extdma1 unused */
784 #ifndef R_GEN_CONFIG__dma6__DEFAULT
785 #define R_GEN_CONFIG__dma6__DEFAULT serial0
786 #endif
787
788 /* extdma0 serial3 scsi1 par1 */
789 #ifndef R_GEN_CONFIG__dma5__DEFAULT
790 #define R_GEN_CONFIG__dma5__DEFAULT extdma0
791 #endif
792
793 /* extdma0 serial3 scsi1 par1 */
794 #ifndef R_GEN_CONFIG__dma4__DEFAULT
795 #define R_GEN_CONFIG__dma4__DEFAULT extdma0
796 #endif
797
798 /* serial2 scsi0 par0 ata */
799 #ifndef R_GEN_CONFIG__dma3__DEFAULT
800 #define R_GEN_CONFIG__dma3__DEFAULT serial2
801 #endif
802
803 /* serial2 scsi0 par0 ata */
804 #ifndef R_GEN_CONFIG__dma2__DEFAULT
805 #define R_GEN_CONFIG__dma2__DEFAULT serial2
806 #endif
807
808 /* select disable */
809 #ifndef R_GEN_CONFIG__mio_w__DEFAULT
810 #define R_GEN_CONFIG__mio_w__DEFAULT select
811 #endif
812
813 /* select disable */
814 #ifndef R_GEN_CONFIG__ser3__DEFAULT
815 #define R_GEN_CONFIG__ser3__DEFAULT select
816 #endif
817
818 /* select disable */
819 #ifndef R_GEN_CONFIG__par1__DEFAULT
820 #define R_GEN_CONFIG__par1__DEFAULT select
821 #endif
822
823 /* select disable */
824 #ifndef R_GEN_CONFIG__scsi0w__DEFAULT
825 #define R_GEN_CONFIG__scsi0w__DEFAULT select
826 #endif
827
828 /* select disable */
829 #ifndef R_GEN_CONFIG__scsi1__DEFAULT
830 #define R_GEN_CONFIG__scsi1__DEFAULT select
831 #endif
832
833 /* select disable */
834 #ifndef R_GEN_CONFIG__mio__DEFAULT
835 #define R_GEN_CONFIG__mio__DEFAULT select
836 #endif
837
838 /* select disable */
839 #ifndef R_GEN_CONFIG__ser2__DEFAULT
840 #define R_GEN_CONFIG__ser2__DEFAULT select
841 #endif
842
843 /* select disable */
844 #ifndef R_GEN_CONFIG__par0__DEFAULT
845 #define R_GEN_CONFIG__par0__DEFAULT select
846 #endif
847
848 /* select disable */
849 #ifndef R_GEN_CONFIG__ata__DEFAULT
850 #define R_GEN_CONFIG__ata__DEFAULT select
851 #endif
852
853 /* select disable */
854 #ifndef R_GEN_CONFIG__scsi0__DEFAULT
855 #define R_GEN_CONFIG__scsi0__DEFAULT select
856 #endif
857
858 /*
859 ** Default values for register R_GEN_CONFIG_II
860 */
861
862 /* sync async */
863 #ifndef R_GEN_CONFIG_II__sermode3__DEFAULT
864 #define R_GEN_CONFIG_II__sermode3__DEFAULT sync
865 #endif
866
867 /* sync async */
868 #ifndef R_GEN_CONFIG_II__sermode1__DEFAULT
869 #define R_GEN_CONFIG_II__sermode1__DEFAULT sync
870 #endif
871
872 /* select disable */
873 #ifndef R_GEN_CONFIG_II__ext_clk__DEFAULT
874 #define R_GEN_CONFIG_II__ext_clk__DEFAULT select
875 #endif
876
877 /* select disable */
878 #ifndef R_GEN_CONFIG_II__ser3__DEFAULT
879 #define R_GEN_CONFIG_II__ser3__DEFAULT select
880 #endif
881
882 /* select disable */
883 #ifndef R_GEN_CONFIG_II__ser2__DEFAULT
884 #define R_GEN_CONFIG_II__ser2__DEFAULT select
885 #endif
886
887 /*
888 ** Default values for register R_IRQ_MASK0_CLR
889 */
890
891 /* clr nop */
892 #ifndef R_IRQ_MASK0_CLR__nmi_pin__DEFAULT
893 #define R_IRQ_MASK0_CLR__nmi_pin__DEFAULT clr
894 #endif
895
896 /* clr nop */
897 #ifndef R_IRQ_MASK0_CLR__watchdog_nmi__DEFAULT
898 #define R_IRQ_MASK0_CLR__watchdog_nmi__DEFAULT clr
899 #endif
900
901 /* clr nop */
902 #ifndef R_IRQ_MASK0_CLR__sqe_test_error__DEFAULT
903 #define R_IRQ_MASK0_CLR__sqe_test_error__DEFAULT clr
904 #endif
905
906 /* clr nop */
907 #ifndef R_IRQ_MASK0_CLR__carrier_loss__DEFAULT
908 #define R_IRQ_MASK0_CLR__carrier_loss__DEFAULT clr
909 #endif
910
911 /* clr nop */
912 #ifndef R_IRQ_MASK0_CLR__deferred__DEFAULT
913 #define R_IRQ_MASK0_CLR__deferred__DEFAULT clr
914 #endif
915
916 /* clr nop */
917 #ifndef R_IRQ_MASK0_CLR__late_col__DEFAULT
918 #define R_IRQ_MASK0_CLR__late_col__DEFAULT clr
919 #endif
920
921 /* clr nop */
922 #ifndef R_IRQ_MASK0_CLR__multiple_col__DEFAULT
923 #define R_IRQ_MASK0_CLR__multiple_col__DEFAULT clr
924 #endif
925
926 /* clr nop */
927 #ifndef R_IRQ_MASK0_CLR__single_col__DEFAULT
928 #define R_IRQ_MASK0_CLR__single_col__DEFAULT clr
929 #endif
930
931 /* clr nop */
932 #ifndef R_IRQ_MASK0_CLR__congestion__DEFAULT
933 #define R_IRQ_MASK0_CLR__congestion__DEFAULT clr
934 #endif
935
936 /* clr nop */
937 #ifndef R_IRQ_MASK0_CLR__oversize__DEFAULT
938 #define R_IRQ_MASK0_CLR__oversize__DEFAULT clr
939 #endif
940
941 /* clr nop */
942 #ifndef R_IRQ_MASK0_CLR__alignment_error__DEFAULT
943 #define R_IRQ_MASK0_CLR__alignment_error__DEFAULT clr
944 #endif
945
946 /* clr nop */
947 #ifndef R_IRQ_MASK0_CLR__crc_error__DEFAULT
948 #define R_IRQ_MASK0_CLR__crc_error__DEFAULT clr
949 #endif
950
951 /* clr nop */
952 #ifndef R_IRQ_MASK0_CLR__overrun__DEFAULT
953 #define R_IRQ_MASK0_CLR__overrun__DEFAULT clr
954 #endif
955
956 /* clr nop */
957 #ifndef R_IRQ_MASK0_CLR__underrun__DEFAULT
958 #define R_IRQ_MASK0_CLR__underrun__DEFAULT clr
959 #endif
960
961 /* clr nop */
962 #ifndef R_IRQ_MASK0_CLR__excessive_col__DEFAULT
963 #define R_IRQ_MASK0_CLR__excessive_col__DEFAULT clr
964 #endif
965
966 /* clr nop */
967 #ifndef R_IRQ_MASK0_CLR__mdio__DEFAULT
968 #define R_IRQ_MASK0_CLR__mdio__DEFAULT clr
969 #endif
970
971 /* clr nop */
972 #ifndef R_IRQ_MASK0_CLR__ata_drq3__DEFAULT
973 #define R_IRQ_MASK0_CLR__ata_drq3__DEFAULT clr
974 #endif
975
976 /* clr nop */
977 #ifndef R_IRQ_MASK0_CLR__ata_drq2__DEFAULT
978 #define R_IRQ_MASK0_CLR__ata_drq2__DEFAULT clr
979 #endif
980
981 /* clr nop */
982 #ifndef R_IRQ_MASK0_CLR__ata_drq1__DEFAULT
983 #define R_IRQ_MASK0_CLR__ata_drq1__DEFAULT clr
984 #endif
985
986 /* clr nop */
987 #ifndef R_IRQ_MASK0_CLR__ata_drq0__DEFAULT
988 #define R_IRQ_MASK0_CLR__ata_drq0__DEFAULT clr
989 #endif
990
991 /* clr nop */
992 #ifndef R_IRQ_MASK0_CLR__par0_ecp_cmd__DEFAULT
993 #define R_IRQ_MASK0_CLR__par0_ecp_cmd__DEFAULT clr
994 #endif
995
996 /* clr nop */
997 #ifndef R_IRQ_MASK0_CLR__par0_peri__DEFAULT
998 #define R_IRQ_MASK0_CLR__par0_peri__DEFAULT clr
999 #endif
1000
1001 /* clr nop */
1002 #ifndef R_IRQ_MASK0_CLR__par0_data__DEFAULT
1003 #define R_IRQ_MASK0_CLR__par0_data__DEFAULT clr
1004 #endif
1005
1006 /* clr nop */
1007 #ifndef R_IRQ_MASK0_CLR__par0_ready__DEFAULT
1008 #define R_IRQ_MASK0_CLR__par0_ready__DEFAULT clr
1009 #endif
1010
1011 /* clr nop */
1012 #ifndef R_IRQ_MASK0_CLR__ata_dmaend__DEFAULT
1013 #define R_IRQ_MASK0_CLR__ata_dmaend__DEFAULT clr
1014 #endif
1015
1016 /* clr nop */
1017 #ifndef R_IRQ_MASK0_CLR__irq_ext_vector_nr__DEFAULT
1018 #define R_IRQ_MASK0_CLR__irq_ext_vector_nr__DEFAULT clr
1019 #endif
1020
1021 /* clr nop */
1022 #ifndef R_IRQ_MASK0_CLR__irq_int_vector_nr__DEFAULT
1023 #define R_IRQ_MASK0_CLR__irq_int_vector_nr__DEFAULT clr
1024 #endif
1025
1026 /* clr nop */
1027 #ifndef R_IRQ_MASK0_CLR__ext_dma1__DEFAULT
1028 #define R_IRQ_MASK0_CLR__ext_dma1__DEFAULT clr
1029 #endif
1030
1031 /* clr nop */
1032 #ifndef R_IRQ_MASK0_CLR__ext_dma0__DEFAULT
1033 #define R_IRQ_MASK0_CLR__ext_dma0__DEFAULT clr
1034 #endif
1035
1036 /* clr nop */
1037 #ifndef R_IRQ_MASK0_CLR__timer1__DEFAULT
1038 #define R_IRQ_MASK0_CLR__timer1__DEFAULT clr
1039 #endif
1040
1041 /* clr nop */
1042 #ifndef R_IRQ_MASK0_CLR__timer0__DEFAULT
1043 #define R_IRQ_MASK0_CLR__timer0__DEFAULT clr
1044 #endif
1045
1046 /*
1047 ** Default values for register R_IRQ_MASK0_SET
1048 */
1049
1050 /* set nop */
1051 #ifndef R_IRQ_MASK0_SET__nmi_pin__DEFAULT
1052 #define R_IRQ_MASK0_SET__nmi_pin__DEFAULT set
1053 #endif
1054
1055 /* set nop */
1056 #ifndef R_IRQ_MASK0_SET__watchdog_nmi__DEFAULT
1057 #define R_IRQ_MASK0_SET__watchdog_nmi__DEFAULT set
1058 #endif
1059
1060 /* set nop */
1061 #ifndef R_IRQ_MASK0_SET__sqe_test_error__DEFAULT
1062 #define R_IRQ_MASK0_SET__sqe_test_error__DEFAULT set
1063 #endif
1064
1065 /* set nop */
1066 #ifndef R_IRQ_MASK0_SET__carrier_loss__DEFAULT
1067 #define R_IRQ_MASK0_SET__carrier_loss__DEFAULT set
1068 #endif
1069
1070 /* set nop */
1071 #ifndef R_IRQ_MASK0_SET__deferred__DEFAULT
1072 #define R_IRQ_MASK0_SET__deferred__DEFAULT set
1073 #endif
1074
1075 /* set nop */
1076 #ifndef R_IRQ_MASK0_SET__late_col__DEFAULT
1077 #define R_IRQ_MASK0_SET__late_col__DEFAULT set
1078 #endif
1079
1080 /* set nop */
1081 #ifndef R_IRQ_MASK0_SET__multiple_col__DEFAULT
1082 #define R_IRQ_MASK0_SET__multiple_col__DEFAULT set
1083 #endif
1084
1085 /* set nop */
1086 #ifndef R_IRQ_MASK0_SET__single_col__DEFAULT
1087 #define R_IRQ_MASK0_SET__single_col__DEFAULT set
1088 #endif
1089
1090 /* set nop */
1091 #ifndef R_IRQ_MASK0_SET__congestion__DEFAULT
1092 #define R_IRQ_MASK0_SET__congestion__DEFAULT set
1093 #endif
1094
1095 /* set nop */
1096 #ifndef R_IRQ_MASK0_SET__oversize__DEFAULT
1097 #define R_IRQ_MASK0_SET__oversize__DEFAULT set
1098 #endif
1099
1100 /* set nop */
1101 #ifndef R_IRQ_MASK0_SET__alignment_error__DEFAULT
1102 #define R_IRQ_MASK0_SET__alignment_error__DEFAULT set
1103 #endif
1104
1105 /* set nop */
1106 #ifndef R_IRQ_MASK0_SET__crc_error__DEFAULT
1107 #define R_IRQ_MASK0_SET__crc_error__DEFAULT set
1108 #endif
1109
1110 /* set nop */
1111 #ifndef R_IRQ_MASK0_SET__overrun__DEFAULT
1112 #define R_IRQ_MASK0_SET__overrun__DEFAULT set
1113 #endif
1114
1115 /* set nop */
1116 #ifndef R_IRQ_MASK0_SET__underrun__DEFAULT
1117 #define R_IRQ_MASK0_SET__underrun__DEFAULT set
1118 #endif
1119
1120 /* set nop */
1121 #ifndef R_IRQ_MASK0_SET__excessive_col__DEFAULT
1122 #define R_IRQ_MASK0_SET__excessive_col__DEFAULT set
1123 #endif
1124
1125 /* set nop */
1126 #ifndef R_IRQ_MASK0_SET__mdio__DEFAULT
1127 #define R_IRQ_MASK0_SET__mdio__DEFAULT set
1128 #endif
1129
1130 /* set nop */
1131 #ifndef R_IRQ_MASK0_SET__ata_drq3__DEFAULT
1132 #define R_IRQ_MASK0_SET__ata_drq3__DEFAULT set
1133 #endif
1134
1135 /* set nop */
1136 #ifndef R_IRQ_MASK0_SET__ata_drq2__DEFAULT
1137 #define R_IRQ_MASK0_SET__ata_drq2__DEFAULT set
1138 #endif
1139
1140 /* set nop */
1141 #ifndef R_IRQ_MASK0_SET__ata_drq1__DEFAULT
1142 #define R_IRQ_MASK0_SET__ata_drq1__DEFAULT set
1143 #endif
1144
1145 /* set nop */
1146 #ifndef R_IRQ_MASK0_SET__ata_drq0__DEFAULT
1147 #define R_IRQ_MASK0_SET__ata_drq0__DEFAULT set
1148 #endif
1149
1150 /* set nop */
1151 #ifndef R_IRQ_MASK0_SET__par0_ecp_cmd__DEFAULT
1152 #define R_IRQ_MASK0_SET__par0_ecp_cmd__DEFAULT set
1153 #endif
1154
1155 /* set nop */
1156 #ifndef R_IRQ_MASK0_SET__par0_peri__DEFAULT
1157 #define R_IRQ_MASK0_SET__par0_peri__DEFAULT set
1158 #endif
1159
1160 /* set nop */
1161 #ifndef R_IRQ_MASK0_SET__par0_data__DEFAULT
1162 #define R_IRQ_MASK0_SET__par0_data__DEFAULT set
1163 #endif
1164
1165 /* set nop */
1166 #ifndef R_IRQ_MASK0_SET__par0_ready__DEFAULT
1167 #define R_IRQ_MASK0_SET__par0_ready__DEFAULT set
1168 #endif
1169
1170 /* set nop */
1171 #ifndef R_IRQ_MASK0_SET__ata_dmaend__DEFAULT
1172 #define R_IRQ_MASK0_SET__ata_dmaend__DEFAULT set
1173 #endif
1174
1175 /* set nop */
1176 #ifndef R_IRQ_MASK0_SET__irq_ext_vector_nr__DEFAULT
1177 #define R_IRQ_MASK0_SET__irq_ext_vector_nr__DEFAULT set
1178 #endif
1179
1180 /* set nop */
1181 #ifndef R_IRQ_MASK0_SET__irq_int_vector_nr__DEFAULT
1182 #define R_IRQ_MASK0_SET__irq_int_vector_nr__DEFAULT set
1183 #endif
1184
1185 /* set nop */
1186 #ifndef R_IRQ_MASK0_SET__ext_dma1__DEFAULT
1187 #define R_IRQ_MASK0_SET__ext_dma1__DEFAULT set
1188 #endif
1189
1190 /* set nop */
1191 #ifndef R_IRQ_MASK0_SET__ext_dma0__DEFAULT
1192 #define R_IRQ_MASK0_SET__ext_dma0__DEFAULT set
1193 #endif
1194
1195 /* set nop */
1196 #ifndef R_IRQ_MASK0_SET__timer1__DEFAULT
1197 #define R_IRQ_MASK0_SET__timer1__DEFAULT set
1198 #endif
1199
1200 /* set nop */
1201 #ifndef R_IRQ_MASK0_SET__timer0__DEFAULT
1202 #define R_IRQ_MASK0_SET__timer0__DEFAULT set
1203 #endif
1204
1205 /*
1206 ** Default values for register R_IRQ_MASK1_CLR
1207 */
1208
1209 /* clr nop */
1210 #ifndef R_IRQ_MASK1_CLR__sw_int7__DEFAULT
1211 #define R_IRQ_MASK1_CLR__sw_int7__DEFAULT clr
1212 #endif
1213
1214 /* clr nop */
1215 #ifndef R_IRQ_MASK1_CLR__sw_int6__DEFAULT
1216 #define R_IRQ_MASK1_CLR__sw_int6__DEFAULT clr
1217 #endif
1218
1219 /* clr nop */
1220 #ifndef R_IRQ_MASK1_CLR__sw_int5__DEFAULT
1221 #define R_IRQ_MASK1_CLR__sw_int5__DEFAULT clr
1222 #endif
1223
1224 /* clr nop */
1225 #ifndef R_IRQ_MASK1_CLR__sw_int4__DEFAULT
1226 #define R_IRQ_MASK1_CLR__sw_int4__DEFAULT clr
1227 #endif
1228
1229 /* clr nop */
1230 #ifndef R_IRQ_MASK1_CLR__sw_int3__DEFAULT
1231 #define R_IRQ_MASK1_CLR__sw_int3__DEFAULT clr
1232 #endif
1233
1234 /* clr nop */
1235 #ifndef R_IRQ_MASK1_CLR__sw_int2__DEFAULT
1236 #define R_IRQ_MASK1_CLR__sw_int2__DEFAULT clr
1237 #endif
1238
1239 /* clr nop */
1240 #ifndef R_IRQ_MASK1_CLR__sw_int1__DEFAULT
1241 #define R_IRQ_MASK1_CLR__sw_int1__DEFAULT clr
1242 #endif
1243
1244 /* clr nop */
1245 #ifndef R_IRQ_MASK1_CLR__sw_int0__DEFAULT
1246 #define R_IRQ_MASK1_CLR__sw_int0__DEFAULT clr
1247 #endif
1248
1249 /* clr nop */
1250 #ifndef R_IRQ_MASK1_CLR__par1_ecp_cmd__DEFAULT
1251 #define R_IRQ_MASK1_CLR__par1_ecp_cmd__DEFAULT clr
1252 #endif
1253
1254 /* clr nop */
1255 #ifndef R_IRQ_MASK1_CLR__par1_peri__DEFAULT
1256 #define R_IRQ_MASK1_CLR__par1_peri__DEFAULT clr
1257 #endif
1258
1259 /* clr nop */
1260 #ifndef R_IRQ_MASK1_CLR__par1_data__DEFAULT
1261 #define R_IRQ_MASK1_CLR__par1_data__DEFAULT clr
1262 #endif
1263
1264 /* clr nop */
1265 #ifndef R_IRQ_MASK1_CLR__par1_ready__DEFAULT
1266 #define R_IRQ_MASK1_CLR__par1_ready__DEFAULT clr
1267 #endif
1268
1269 /* clr nop */
1270 #ifndef R_IRQ_MASK1_CLR__ser3_ready__DEFAULT
1271 #define R_IRQ_MASK1_CLR__ser3_ready__DEFAULT clr
1272 #endif
1273
1274 /* clr nop */
1275 #ifndef R_IRQ_MASK1_CLR__ser3_data__DEFAULT
1276 #define R_IRQ_MASK1_CLR__ser3_data__DEFAULT clr
1277 #endif
1278
1279 /* clr nop */
1280 #ifndef R_IRQ_MASK1_CLR__ser2_ready__DEFAULT
1281 #define R_IRQ_MASK1_CLR__ser2_ready__DEFAULT clr
1282 #endif
1283
1284 /* clr nop */
1285 #ifndef R_IRQ_MASK1_CLR__ser2_data__DEFAULT
1286 #define R_IRQ_MASK1_CLR__ser2_data__DEFAULT clr
1287 #endif
1288
1289 /* clr nop */
1290 #ifndef R_IRQ_MASK1_CLR__ser1_ready__DEFAULT
1291 #define R_IRQ_MASK1_CLR__ser1_ready__DEFAULT clr
1292 #endif
1293
1294 /* clr nop */
1295 #ifndef R_IRQ_MASK1_CLR__ser1_data__DEFAULT
1296 #define R_IRQ_MASK1_CLR__ser1_data__DEFAULT clr
1297 #endif
1298
1299 /* clr nop */
1300 #ifndef R_IRQ_MASK1_CLR__ser0_ready__DEFAULT
1301 #define R_IRQ_MASK1_CLR__ser0_ready__DEFAULT clr
1302 #endif
1303
1304 /* clr nop */
1305 #ifndef R_IRQ_MASK1_CLR__ser0_data__DEFAULT
1306 #define R_IRQ_MASK1_CLR__ser0_data__DEFAULT clr
1307 #endif
1308
1309 /* clr nop */
1310 #ifndef R_IRQ_MASK1_CLR__pa7__DEFAULT
1311 #define R_IRQ_MASK1_CLR__pa7__DEFAULT clr
1312 #endif
1313
1314 /* clr nop */
1315 #ifndef R_IRQ_MASK1_CLR__pa6__DEFAULT
1316 #define R_IRQ_MASK1_CLR__pa6__DEFAULT clr
1317 #endif
1318
1319 /* clr nop */
1320 #ifndef R_IRQ_MASK1_CLR__pa5__DEFAULT
1321 #define R_IRQ_MASK1_CLR__pa5__DEFAULT clr
1322 #endif
1323
1324 /* clr nop */
1325 #ifndef R_IRQ_MASK1_CLR__pa4__DEFAULT
1326 #define R_IRQ_MASK1_CLR__pa4__DEFAULT clr
1327 #endif
1328
1329 /* clr nop */
1330 #ifndef R_IRQ_MASK1_CLR__pa3__DEFAULT
1331 #define R_IRQ_MASK1_CLR__pa3__DEFAULT clr
1332 #endif
1333
1334 /* clr nop */
1335 #ifndef R_IRQ_MASK1_CLR__pa2__DEFAULT
1336 #define R_IRQ_MASK1_CLR__pa2__DEFAULT clr
1337 #endif
1338
1339 /* clr nop */
1340 #ifndef R_IRQ_MASK1_CLR__pa1__DEFAULT
1341 #define R_IRQ_MASK1_CLR__pa1__DEFAULT clr
1342 #endif
1343
1344 /* clr nop */
1345 #ifndef R_IRQ_MASK1_CLR__pa0__DEFAULT
1346 #define R_IRQ_MASK1_CLR__pa0__DEFAULT clr
1347 #endif
1348
1349 /*
1350 ** Default values for register R_IRQ_MASK1_SET
1351 */
1352
1353 /* set nop */
1354 #ifndef R_IRQ_MASK1_SET__sw_int7__DEFAULT
1355 #define R_IRQ_MASK1_SET__sw_int7__DEFAULT set
1356 #endif
1357
1358 /* set nop */
1359 #ifndef R_IRQ_MASK1_SET__sw_int6__DEFAULT
1360 #define R_IRQ_MASK1_SET__sw_int6__DEFAULT set
1361 #endif
1362
1363 /* set nop */
1364 #ifndef R_IRQ_MASK1_SET__sw_int5__DEFAULT
1365 #define R_IRQ_MASK1_SET__sw_int5__DEFAULT set
1366 #endif
1367
1368 /* set nop */
1369 #ifndef R_IRQ_MASK1_SET__sw_int4__DEFAULT
1370 #define R_IRQ_MASK1_SET__sw_int4__DEFAULT set
1371 #endif
1372
1373 /* set nop */
1374 #ifndef R_IRQ_MASK1_SET__sw_int3__DEFAULT
1375 #define R_IRQ_MASK1_SET__sw_int3__DEFAULT set
1376 #endif
1377
1378 /* set nop */
1379 #ifndef R_IRQ_MASK1_SET__sw_int2__DEFAULT
1380 #define R_IRQ_MASK1_SET__sw_int2__DEFAULT set
1381 #endif
1382
1383 /* set nop */
1384 #ifndef R_IRQ_MASK1_SET__sw_int1__DEFAULT
1385 #define R_IRQ_MASK1_SET__sw_int1__DEFAULT set
1386 #endif
1387
1388 /* set nop */
1389 #ifndef R_IRQ_MASK1_SET__sw_int0__DEFAULT
1390 #define R_IRQ_MASK1_SET__sw_int0__DEFAULT set
1391 #endif
1392
1393 /* set nop */
1394 #ifndef R_IRQ_MASK1_SET__par1_ecp_cmd__DEFAULT
1395 #define R_IRQ_MASK1_SET__par1_ecp_cmd__DEFAULT set
1396 #endif
1397
1398 /* set nop */
1399 #ifndef R_IRQ_MASK1_SET__par1_peri__DEFAULT
1400 #define R_IRQ_MASK1_SET__par1_peri__DEFAULT set
1401 #endif
1402
1403 /* set nop */
1404 #ifndef R_IRQ_MASK1_SET__par1_data__DEFAULT
1405 #define R_IRQ_MASK1_SET__par1_data__DEFAULT set
1406 #endif
1407
1408 /* set nop */
1409 #ifndef R_IRQ_MASK1_SET__par1_ready__DEFAULT
1410 #define R_IRQ_MASK1_SET__par1_ready__DEFAULT set
1411 #endif
1412
1413 /* set nop */
1414 #ifndef R_IRQ_MASK1_SET__ser3_ready__DEFAULT
1415 #define R_IRQ_MASK1_SET__ser3_ready__DEFAULT set
1416 #endif
1417
1418 /* set nop */
1419 #ifndef R_IRQ_MASK1_SET__ser3_data__DEFAULT
1420 #define R_IRQ_MASK1_SET__ser3_data__DEFAULT set
1421 #endif
1422
1423 /* set nop */
1424 #ifndef R_IRQ_MASK1_SET__ser2_ready__DEFAULT
1425 #define R_IRQ_MASK1_SET__ser2_ready__DEFAULT set
1426 #endif
1427
1428 /* set nop */
1429 #ifndef R_IRQ_MASK1_SET__ser2_data__DEFAULT
1430 #define R_IRQ_MASK1_SET__ser2_data__DEFAULT set
1431 #endif
1432
1433 /* set nop */
1434 #ifndef R_IRQ_MASK1_SET__ser1_ready__DEFAULT
1435 #define R_IRQ_MASK1_SET__ser1_ready__DEFAULT set
1436 #endif
1437
1438 /* set nop */
1439 #ifndef R_IRQ_MASK1_SET__ser1_data__DEFAULT
1440 #define R_IRQ_MASK1_SET__ser1_data__DEFAULT set
1441 #endif
1442
1443 /* set nop */
1444 #ifndef R_IRQ_MASK1_SET__ser0_ready__DEFAULT
1445 #define R_IRQ_MASK1_SET__ser0_ready__DEFAULT set
1446 #endif
1447
1448 /* set nop */
1449 #ifndef R_IRQ_MASK1_SET__ser0_data__DEFAULT
1450 #define R_IRQ_MASK1_SET__ser0_data__DEFAULT set
1451 #endif
1452
1453 /* set nop */
1454 #ifndef R_IRQ_MASK1_SET__pa7__DEFAULT
1455 #define R_IRQ_MASK1_SET__pa7__DEFAULT set
1456 #endif
1457
1458 /* set nop */
1459 #ifndef R_IRQ_MASK1_SET__pa6__DEFAULT
1460 #define R_IRQ_MASK1_SET__pa6__DEFAULT set
1461 #endif
1462
1463 /* set nop */
1464 #ifndef R_IRQ_MASK1_SET__pa5__DEFAULT
1465 #define R_IRQ_MASK1_SET__pa5__DEFAULT set
1466 #endif
1467
1468 /* set nop */
1469 #ifndef R_IRQ_MASK1_SET__pa4__DEFAULT
1470 #define R_IRQ_MASK1_SET__pa4__DEFAULT set
1471 #endif
1472
1473 /* set nop */
1474 #ifndef R_IRQ_MASK1_SET__pa3__DEFAULT
1475 #define R_IRQ_MASK1_SET__pa3__DEFAULT set
1476 #endif
1477
1478 /* set nop */
1479 #ifndef R_IRQ_MASK1_SET__pa2__DEFAULT
1480 #define R_IRQ_MASK1_SET__pa2__DEFAULT set
1481 #endif
1482
1483 /* set nop */
1484 #ifndef R_IRQ_MASK1_SET__pa1__DEFAULT
1485 #define R_IRQ_MASK1_SET__pa1__DEFAULT set
1486 #endif
1487
1488 /* set nop */
1489 #ifndef R_IRQ_MASK1_SET__pa0__DEFAULT
1490 #define R_IRQ_MASK1_SET__pa0__DEFAULT set
1491 #endif
1492
1493 /*
1494 ** Default values for register R_IRQ_MASK2_CLR
1495 */
1496
1497 /* clr nop */
1498 #ifndef R_IRQ_MASK2_CLR__dma8_sub3_descr__DEFAULT
1499 #define R_IRQ_MASK2_CLR__dma8_sub3_descr__DEFAULT clr
1500 #endif
1501
1502 /* clr nop */
1503 #ifndef R_IRQ_MASK2_CLR__dma8_sub2_descr__DEFAULT
1504 #define R_IRQ_MASK2_CLR__dma8_sub2_descr__DEFAULT clr
1505 #endif
1506
1507 /* clr nop */
1508 #ifndef R_IRQ_MASK2_CLR__dma8_sub1_descr__DEFAULT
1509 #define R_IRQ_MASK2_CLR__dma8_sub1_descr__DEFAULT clr
1510 #endif
1511
1512 /* clr nop */
1513 #ifndef R_IRQ_MASK2_CLR__dma8_sub0_descr__DEFAULT
1514 #define R_IRQ_MASK2_CLR__dma8_sub0_descr__DEFAULT clr
1515 #endif
1516
1517 /* clr nop */
1518 #ifndef R_IRQ_MASK2_CLR__dma9_eop__DEFAULT
1519 #define R_IRQ_MASK2_CLR__dma9_eop__DEFAULT clr
1520 #endif
1521
1522 /* clr nop */
1523 #ifndef R_IRQ_MASK2_CLR__dma9_descr__DEFAULT
1524 #define R_IRQ_MASK2_CLR__dma9_descr__DEFAULT clr
1525 #endif
1526
1527 /* clr nop */
1528 #ifndef R_IRQ_MASK2_CLR__dma8_eop__DEFAULT
1529 #define R_IRQ_MASK2_CLR__dma8_eop__DEFAULT clr
1530 #endif
1531
1532 /* clr nop */
1533 #ifndef R_IRQ_MASK2_CLR__dma8_descr__DEFAULT
1534 #define R_IRQ_MASK2_CLR__dma8_descr__DEFAULT clr
1535 #endif
1536
1537 /* clr nop */
1538 #ifndef R_IRQ_MASK2_CLR__dma7_eop__DEFAULT
1539 #define R_IRQ_MASK2_CLR__dma7_eop__DEFAULT clr
1540 #endif
1541
1542 /* clr nop */
1543 #ifndef R_IRQ_MASK2_CLR__dma7_descr__DEFAULT
1544 #define R_IRQ_MASK2_CLR__dma7_descr__DEFAULT clr
1545 #endif
1546
1547 /* clr nop */
1548 #ifndef R_IRQ_MASK2_CLR__dma6_eop__DEFAULT
1549 #define R_IRQ_MASK2_CLR__dma6_eop__DEFAULT clr
1550 #endif
1551
1552 /* clr nop */
1553 #ifndef R_IRQ_MASK2_CLR__dma6_descr__DEFAULT
1554 #define R_IRQ_MASK2_CLR__dma6_descr__DEFAULT clr
1555 #endif
1556
1557 /* clr nop */
1558 #ifndef R_IRQ_MASK2_CLR__dma5_eop__DEFAULT
1559 #define R_IRQ_MASK2_CLR__dma5_eop__DEFAULT clr
1560 #endif
1561
1562 /* clr nop */
1563 #ifndef R_IRQ_MASK2_CLR__dma5_descr__DEFAULT
1564 #define R_IRQ_MASK2_CLR__dma5_descr__DEFAULT clr
1565 #endif
1566
1567 /* clr nop */
1568 #ifndef R_IRQ_MASK2_CLR__dma4_eop__DEFAULT
1569 #define R_IRQ_MASK2_CLR__dma4_eop__DEFAULT clr
1570 #endif
1571
1572 /* clr nop */
1573 #ifndef R_IRQ_MASK2_CLR__dma4_descr__DEFAULT
1574 #define R_IRQ_MASK2_CLR__dma4_descr__DEFAULT clr
1575 #endif
1576
1577 /* clr nop */
1578 #ifndef R_IRQ_MASK2_CLR__dma3_eop__DEFAULT
1579 #define R_IRQ_MASK2_CLR__dma3_eop__DEFAULT clr
1580 #endif
1581
1582 /* clr nop */
1583 #ifndef R_IRQ_MASK2_CLR__dma3_descr__DEFAULT
1584 #define R_IRQ_MASK2_CLR__dma3_descr__DEFAULT clr
1585 #endif
1586
1587 /* clr nop */
1588 #ifndef R_IRQ_MASK2_CLR__dma2_eop__DEFAULT
1589 #define R_IRQ_MASK2_CLR__dma2_eop__DEFAULT clr
1590 #endif
1591
1592 /* clr nop */
1593 #ifndef R_IRQ_MASK2_CLR__dma2_descr__DEFAULT
1594 #define R_IRQ_MASK2_CLR__dma2_descr__DEFAULT clr
1595 #endif
1596
1597 /* clr nop */
1598 #ifndef R_IRQ_MASK2_CLR__dma1_eop__DEFAULT
1599 #define R_IRQ_MASK2_CLR__dma1_eop__DEFAULT clr
1600 #endif
1601
1602 /* clr nop */
1603 #ifndef R_IRQ_MASK2_CLR__dma1_descr__DEFAULT
1604 #define R_IRQ_MASK2_CLR__dma1_descr__DEFAULT clr
1605 #endif
1606
1607 /* clr nop */
1608 #ifndef R_IRQ_MASK2_CLR__dma0_eop__DEFAULT
1609 #define R_IRQ_MASK2_CLR__dma0_eop__DEFAULT clr
1610 #endif
1611
1612 /* clr nop */
1613 #ifndef R_IRQ_MASK2_CLR__dma0_descr__DEFAULT
1614 #define R_IRQ_MASK2_CLR__dma0_descr__DEFAULT clr
1615 #endif
1616
1617 /*
1618 ** Default values for register R_IRQ_MASK2_SET
1619 */
1620
1621 /* set nop */
1622 #ifndef R_IRQ_MASK2_SET__dma8_sub3_descr__DEFAULT
1623 #define R_IRQ_MASK2_SET__dma8_sub3_descr__DEFAULT set
1624 #endif
1625
1626 /* set nop */
1627 #ifndef R_IRQ_MASK2_SET__dma8_sub2_descr__DEFAULT
1628 #define R_IRQ_MASK2_SET__dma8_sub2_descr__DEFAULT set
1629 #endif
1630
1631 /* set nop */
1632 #ifndef R_IRQ_MASK2_SET__dma8_sub1_descr__DEFAULT
1633 #define R_IRQ_MASK2_SET__dma8_sub1_descr__DEFAULT set
1634 #endif
1635
1636 /* set nop */
1637 #ifndef R_IRQ_MASK2_SET__dma8_sub0_descr__DEFAULT
1638 #define R_IRQ_MASK2_SET__dma8_sub0_descr__DEFAULT set
1639 #endif
1640
1641 /* set nop */
1642 #ifndef R_IRQ_MASK2_SET__dma9_eop__DEFAULT
1643 #define R_IRQ_MASK2_SET__dma9_eop__DEFAULT set
1644 #endif
1645
1646 /* set nop */
1647 #ifndef R_IRQ_MASK2_SET__dma9_descr__DEFAULT
1648 #define R_IRQ_MASK2_SET__dma9_descr__DEFAULT set
1649 #endif
1650
1651 /* set nop */
1652 #ifndef R_IRQ_MASK2_SET__dma8_eop__DEFAULT
1653 #define R_IRQ_MASK2_SET__dma8_eop__DEFAULT set
1654 #endif
1655
1656 /* set nop */
1657 #ifndef R_IRQ_MASK2_SET__dma8_descr__DEFAULT
1658 #define R_IRQ_MASK2_SET__dma8_descr__DEFAULT set
1659 #endif
1660
1661 /* set nop */
1662 #ifndef R_IRQ_MASK2_SET__dma7_eop__DEFAULT
1663 #define R_IRQ_MASK2_SET__dma7_eop__DEFAULT set
1664 #endif
1665
1666 /* set nop */
1667 #ifndef R_IRQ_MASK2_SET__dma7_descr__DEFAULT
1668 #define R_IRQ_MASK2_SET__dma7_descr__DEFAULT set
1669 #endif
1670
1671 /* set nop */
1672 #ifndef R_IRQ_MASK2_SET__dma6_eop__DEFAULT
1673 #define R_IRQ_MASK2_SET__dma6_eop__DEFAULT set
1674 #endif
1675
1676 /* set nop */
1677 #ifndef R_IRQ_MASK2_SET__dma6_descr__DEFAULT
1678 #define R_IRQ_MASK2_SET__dma6_descr__DEFAULT set
1679 #endif
1680
1681 /* set nop */
1682 #ifndef R_IRQ_MASK2_SET__dma5_eop__DEFAULT
1683 #define R_IRQ_MASK2_SET__dma5_eop__DEFAULT set
1684 #endif
1685
1686 /* set nop */
1687 #ifndef R_IRQ_MASK2_SET__dma5_descr__DEFAULT
1688 #define R_IRQ_MASK2_SET__dma5_descr__DEFAULT set
1689 #endif
1690
1691 /* set nop */
1692 #ifndef R_IRQ_MASK2_SET__dma4_eop__DEFAULT
1693 #define R_IRQ_MASK2_SET__dma4_eop__DEFAULT set
1694 #endif
1695
1696 /* set nop */
1697 #ifndef R_IRQ_MASK2_SET__dma4_descr__DEFAULT
1698 #define R_IRQ_MASK2_SET__dma4_descr__DEFAULT set
1699 #endif
1700
1701 /* set nop */
1702 #ifndef R_IRQ_MASK2_SET__dma3_eop__DEFAULT
1703 #define R_IRQ_MASK2_SET__dma3_eop__DEFAULT set
1704 #endif
1705
1706 /* set nop */
1707 #ifndef R_IRQ_MASK2_SET__dma3_descr__DEFAULT
1708 #define R_IRQ_MASK2_SET__dma3_descr__DEFAULT set
1709 #endif
1710
1711 /* set nop */
1712 #ifndef R_IRQ_MASK2_SET__dma2_eop__DEFAULT
1713 #define R_IRQ_MASK2_SET__dma2_eop__DEFAULT set
1714 #endif
1715
1716 /* set nop */
1717 #ifndef R_IRQ_MASK2_SET__dma2_descr__DEFAULT
1718 #define R_IRQ_MASK2_SET__dma2_descr__DEFAULT set
1719 #endif
1720
1721 /* set nop */
1722 #ifndef R_IRQ_MASK2_SET__dma1_eop__DEFAULT
1723 #define R_IRQ_MASK2_SET__dma1_eop__DEFAULT set
1724 #endif
1725
1726 /* set nop */
1727 #ifndef R_IRQ_MASK2_SET__dma1_descr__DEFAULT
1728 #define R_IRQ_MASK2_SET__dma1_descr__DEFAULT set
1729 #endif
1730
1731 /* set nop */
1732 #ifndef R_IRQ_MASK2_SET__dma0_eop__DEFAULT
1733 #define R_IRQ_MASK2_SET__dma0_eop__DEFAULT set
1734 #endif
1735
1736 /* set nop */
1737 #ifndef R_IRQ_MASK2_SET__dma0_descr__DEFAULT
1738 #define R_IRQ_MASK2_SET__dma0_descr__DEFAULT set
1739 #endif
1740
1741 /*
1742 ** Default values for register R_MMU_CONFIG
1743 */
1744
1745 /* disable enable */
1746 #ifndef R_MMU_CONFIG__mmu_enable__DEFAULT
1747 #define R_MMU_CONFIG__mmu_enable__DEFAULT disable
1748 #endif
1749
1750 /* disable enable */
1751 #ifndef R_MMU_CONFIG__inv_excp__DEFAULT
1752 #define R_MMU_CONFIG__inv_excp__DEFAULT disable
1753 #endif
1754
1755 /* disable enable */
1756 #ifndef R_MMU_CONFIG__acc_excp__DEFAULT
1757 #define R_MMU_CONFIG__acc_excp__DEFAULT disable
1758 #endif
1759
1760 /* disable enable */
1761 #ifndef R_MMU_CONFIG__we_excp__DEFAULT
1762 #define R_MMU_CONFIG__we_excp__DEFAULT disable
1763 #endif
1764
1765 /* page seg */
1766 #ifndef R_MMU_CONFIG__seg_f__DEFAULT
1767 #define R_MMU_CONFIG__seg_f__DEFAULT page
1768 #endif
1769
1770 /* page seg */
1771 #ifndef R_MMU_CONFIG__seg_e__DEFAULT
1772 #define R_MMU_CONFIG__seg_e__DEFAULT page
1773 #endif
1774
1775 /* page seg */
1776 #ifndef R_MMU_CONFIG__seg_d__DEFAULT
1777 #define R_MMU_CONFIG__seg_d__DEFAULT page
1778 #endif
1779
1780 /* page seg */
1781 #ifndef R_MMU_CONFIG__seg_c__DEFAULT
1782 #define R_MMU_CONFIG__seg_c__DEFAULT page
1783 #endif
1784
1785 /* page seg */
1786 #ifndef R_MMU_CONFIG__seg_b__DEFAULT
1787 #define R_MMU_CONFIG__seg_b__DEFAULT page
1788 #endif
1789
1790 /* page seg */
1791 #ifndef R_MMU_CONFIG__seg_a__DEFAULT
1792 #define R_MMU_CONFIG__seg_a__DEFAULT page
1793 #endif
1794
1795 /* page seg */
1796 #ifndef R_MMU_CONFIG__seg_9__DEFAULT
1797 #define R_MMU_CONFIG__seg_9__DEFAULT page
1798 #endif
1799
1800 /* page seg */
1801 #ifndef R_MMU_CONFIG__seg_8__DEFAULT
1802 #define R_MMU_CONFIG__seg_8__DEFAULT page
1803 #endif
1804
1805 /* page seg */
1806 #ifndef R_MMU_CONFIG__seg_7__DEFAULT
1807 #define R_MMU_CONFIG__seg_7__DEFAULT page
1808 #endif
1809
1810 /* page seg */
1811 #ifndef R_MMU_CONFIG__seg_6__DEFAULT
1812 #define R_MMU_CONFIG__seg_6__DEFAULT page
1813 #endif
1814
1815 /* page seg */
1816 #ifndef R_MMU_CONFIG__seg_5__DEFAULT
1817 #define R_MMU_CONFIG__seg_5__DEFAULT page
1818 #endif
1819
1820 /* page seg */
1821 #ifndef R_MMU_CONFIG__seg_4__DEFAULT
1822 #define R_MMU_CONFIG__seg_4__DEFAULT page
1823 #endif
1824
1825 /* page seg */
1826 #ifndef R_MMU_CONFIG__seg_3__DEFAULT
1827 #define R_MMU_CONFIG__seg_3__DEFAULT page
1828 #endif
1829
1830 /* page seg */
1831 #ifndef R_MMU_CONFIG__seg_2__DEFAULT
1832 #define R_MMU_CONFIG__seg_2__DEFAULT page
1833 #endif
1834
1835 /* page seg */
1836 #ifndef R_MMU_CONFIG__seg_1__DEFAULT
1837 #define R_MMU_CONFIG__seg_1__DEFAULT page
1838 #endif
1839
1840 /* page seg */
1841 #ifndef R_MMU_CONFIG__seg_0__DEFAULT
1842 #define R_MMU_CONFIG__seg_0__DEFAULT page
1843 #endif
1844
1845 /*
1846 ** Default values for register R_MMU_CTRL
1847 */
1848
1849 /* disable enable */
1850 #ifndef R_MMU_CTRL__inv_excp__DEFAULT
1851 #define R_MMU_CTRL__inv_excp__DEFAULT disable
1852 #endif
1853
1854 /* disable enable */
1855 #ifndef R_MMU_CTRL__acc_excp__DEFAULT
1856 #define R_MMU_CTRL__acc_excp__DEFAULT disable
1857 #endif
1858
1859 /* disable enable */
1860 #ifndef R_MMU_CTRL__we_excp__DEFAULT
1861 #define R_MMU_CTRL__we_excp__DEFAULT disable
1862 #endif
1863
1864 /*
1865 ** Default values for register R_MMU_ENABLE
1866 */
1867
1868 /* disable enable */
1869 #ifndef R_MMU_ENABLE__mmu_enable__DEFAULT
1870 #define R_MMU_ENABLE__mmu_enable__DEFAULT disable
1871 #endif
1872
1873 /*
1874 ** Default values for register R_MMU_KBASE_HI
1875 */
1876
1877 /* 0 - 15 */
1878 #ifndef R_MMU_KBASE_HI__base_f__DEFAULT
1879 #define R_MMU_KBASE_HI__base_f__DEFAULT 0
1880 #endif
1881
1882 /* 0 - 15 */
1883 #ifndef R_MMU_KBASE_HI__base_e__DEFAULT
1884 #define R_MMU_KBASE_HI__base_e__DEFAULT 0
1885 #endif
1886
1887 /* 0 - 15 */
1888 #ifndef R_MMU_KBASE_HI__base_d__DEFAULT
1889 #define R_MMU_KBASE_HI__base_d__DEFAULT 0
1890 #endif
1891
1892 /* 0 - 15 */
1893 #ifndef R_MMU_KBASE_HI__base_c__DEFAULT
1894 #define R_MMU_KBASE_HI__base_c__DEFAULT 0
1895 #endif
1896
1897 /* 0 - 15 */
1898 #ifndef R_MMU_KBASE_HI__base_b__DEFAULT
1899 #define R_MMU_KBASE_HI__base_b__DEFAULT 0
1900 #endif
1901
1902 /* 0 - 15 */
1903 #ifndef R_MMU_KBASE_HI__base_a__DEFAULT
1904 #define R_MMU_KBASE_HI__base_a__DEFAULT 0
1905 #endif
1906
1907 /* 0 - 15 */
1908 #ifndef R_MMU_KBASE_HI__base_9__DEFAULT
1909 #define R_MMU_KBASE_HI__base_9__DEFAULT 0
1910 #endif
1911
1912 /* 0 - 15 */
1913 #ifndef R_MMU_KBASE_HI__base_8__DEFAULT
1914 #define R_MMU_KBASE_HI__base_8__DEFAULT 0
1915 #endif
1916
1917 /*
1918 ** Default values for register R_MMU_KBASE_LO
1919 */
1920
1921 /* 0 - 15 */
1922 #ifndef R_MMU_KBASE_LO__base_7__DEFAULT
1923 #define R_MMU_KBASE_LO__base_7__DEFAULT 0
1924 #endif
1925
1926 /* 0 - 15 */
1927 #ifndef R_MMU_KBASE_LO__base_6__DEFAULT
1928 #define R_MMU_KBASE_LO__base_6__DEFAULT 0
1929 #endif
1930
1931 /* 0 - 15 */
1932 #ifndef R_MMU_KBASE_LO__base_5__DEFAULT
1933 #define R_MMU_KBASE_LO__base_5__DEFAULT 0
1934 #endif
1935
1936 /* 0 - 15 */
1937 #ifndef R_MMU_KBASE_LO__base_4__DEFAULT
1938 #define R_MMU_KBASE_LO__base_4__DEFAULT 0
1939 #endif
1940
1941 /* 0 - 15 */
1942 #ifndef R_MMU_KBASE_LO__base_3__DEFAULT
1943 #define R_MMU_KBASE_LO__base_3__DEFAULT 0
1944 #endif
1945
1946 /* 0 - 15 */
1947 #ifndef R_MMU_KBASE_LO__base_2__DEFAULT
1948 #define R_MMU_KBASE_LO__base_2__DEFAULT 0
1949 #endif
1950
1951 /* 0 - 15 */
1952 #ifndef R_MMU_KBASE_LO__base_1__DEFAULT
1953 #define R_MMU_KBASE_LO__base_1__DEFAULT 0
1954 #endif
1955
1956 /* 0 - 15 */
1957 #ifndef R_MMU_KBASE_LO__base_0__DEFAULT
1958 #define R_MMU_KBASE_LO__base_0__DEFAULT 0
1959 #endif
1960
1961 /*
1962 ** Default values for register R_MMU_KSEG
1963 */
1964
1965 /* page seg */
1966 #ifndef R_MMU_KSEG__seg_f__DEFAULT
1967 #define R_MMU_KSEG__seg_f__DEFAULT page
1968 #endif
1969
1970 /* page seg */
1971 #ifndef R_MMU_KSEG__seg_e__DEFAULT
1972 #define R_MMU_KSEG__seg_e__DEFAULT page
1973 #endif
1974
1975 /* page seg */
1976 #ifndef R_MMU_KSEG__seg_d__DEFAULT
1977 #define R_MMU_KSEG__seg_d__DEFAULT page
1978 #endif
1979
1980 /* page seg */
1981 #ifndef R_MMU_KSEG__seg_c__DEFAULT
1982 #define R_MMU_KSEG__seg_c__DEFAULT page
1983 #endif
1984
1985 /* page seg */
1986 #ifndef R_MMU_KSEG__seg_b__DEFAULT
1987 #define R_MMU_KSEG__seg_b__DEFAULT page
1988 #endif
1989
1990 /* page seg */
1991 #ifndef R_MMU_KSEG__seg_a__DEFAULT
1992 #define R_MMU_KSEG__seg_a__DEFAULT page
1993 #endif
1994
1995 /* page seg */
1996 #ifndef R_MMU_KSEG__seg_9__DEFAULT
1997 #define R_MMU_KSEG__seg_9__DEFAULT page
1998 #endif
1999
2000 /* page seg */
2001 #ifndef R_MMU_KSEG__seg_8__DEFAULT
2002 #define R_MMU_KSEG__seg_8__DEFAULT page
2003 #endif
2004
2005 /* page seg */
2006 #ifndef R_MMU_KSEG__seg_7__DEFAULT
2007 #define R_MMU_KSEG__seg_7__DEFAULT page
2008 #endif
2009
2010 /* page seg */
2011 #ifndef R_MMU_KSEG__seg_6__DEFAULT
2012 #define R_MMU_KSEG__seg_6__DEFAULT page
2013 #endif
2014
2015 /* page seg */
2016 #ifndef R_MMU_KSEG__seg_5__DEFAULT
2017 #define R_MMU_KSEG__seg_5__DEFAULT page
2018 #endif
2019
2020 /* page seg */
2021 #ifndef R_MMU_KSEG__seg_4__DEFAULT
2022 #define R_MMU_KSEG__seg_4__DEFAULT page
2023 #endif
2024
2025 /* page seg */
2026 #ifndef R_MMU_KSEG__seg_3__DEFAULT
2027 #define R_MMU_KSEG__seg_3__DEFAULT page
2028 #endif
2029
2030 /* page seg */
2031 #ifndef R_MMU_KSEG__seg_2__DEFAULT
2032 #define R_MMU_KSEG__seg_2__DEFAULT page
2033 #endif
2034
2035 /* page seg */
2036 #ifndef R_MMU_KSEG__seg_1__DEFAULT
2037 #define R_MMU_KSEG__seg_1__DEFAULT page
2038 #endif
2039
2040 /* page seg */
2041 #ifndef R_MMU_KSEG__seg_0__DEFAULT
2042 #define R_MMU_KSEG__seg_0__DEFAULT page
2043 #endif
2044
2045 /*
2046 ** Default values for register R_NETWORK_GA_0
2047 */
2048
2049 /* 0 - 0xffffffff */
2050 #ifndef R_NETWORK_GA_0__ga_low__DEFAULT
2051 #define R_NETWORK_GA_0__ga_low__DEFAULT 0
2052 #endif
2053
2054 /*
2055 ** Default values for register R_NETWORK_GA_1
2056 */
2057
2058 /* 0 - 0xffffffff */
2059 #ifndef R_NETWORK_GA_1__ga_high__DEFAULT
2060 #define R_NETWORK_GA_1__ga_high__DEFAULT 0
2061 #endif
2062
2063 /*
2064 ** Default values for register R_NETWORK_GEN_CONFIG
2065 */
2066
2067 /* off on */
2068 #ifndef R_NETWORK_GEN_CONFIG__loopback__DEFAULT
2069 #define R_NETWORK_GEN_CONFIG__loopback__DEFAULT off
2070 #endif
2071
2072 /* ether tokenr */
2073 #ifndef R_NETWORK_GEN_CONFIG__frame__DEFAULT
2074 #define R_NETWORK_GEN_CONFIG__frame__DEFAULT ether
2075 #endif
2076
2077 /* off on */
2078 #ifndef R_NETWORK_GEN_CONFIG__vg__DEFAULT
2079 #define R_NETWORK_GEN_CONFIG__vg__DEFAULT off
2080 #endif
2081
2082 /* mii_clk sni mii_req mii_err */
2083 #ifndef R_NETWORK_GEN_CONFIG__phy__DEFAULT
2084 #define R_NETWORK_GEN_CONFIG__phy__DEFAULT mii_clk
2085 #endif
2086
2087 /* off on */
2088 #ifndef R_NETWORK_GEN_CONFIG__enable__DEFAULT
2089 #define R_NETWORK_GEN_CONFIG__enable__DEFAULT off
2090 #endif
2091
2092 /*
2093 ** Default values for register R_NETWORK_MGM_CTRL
2094 */
2095
2096 /* 0 - 0xf */
2097 #ifndef R_NETWORK_MGM_CTRL__txd_pins__DEFAULT
2098 #define R_NETWORK_MGM_CTRL__txd_pins__DEFAULT 0
2099 #endif
2100
2101 /* 0 - 0x1 */
2102 #ifndef R_NETWORK_MGM_CTRL__txer_pin__DEFAULT
2103 #define R_NETWORK_MGM_CTRL__txer_pin__DEFAULT 0
2104 #endif
2105
2106 /* 0 - 0x1 */
2107 #ifndef R_NETWORK_MGM_CTRL__mdck__DEFAULT
2108 #define R_NETWORK_MGM_CTRL__mdck__DEFAULT 0
2109 #endif
2110
2111 /* disable enable */
2112 #ifndef R_NETWORK_MGM_CTRL__mdoe__DEFAULT
2113 #define R_NETWORK_MGM_CTRL__mdoe__DEFAULT disable
2114 #endif
2115
2116 /* 0 - 0x1 */
2117 #ifndef R_NETWORK_MGM_CTRL__mdio__DEFAULT
2118 #define R_NETWORK_MGM_CTRL__mdio__DEFAULT 0
2119 #endif
2120
2121 /*
2122 ** Default values for register R_NETWORK_REC_CONFIG
2123 */
2124
2125 /* size1518 size1522 */
2126 #ifndef R_NETWORK_REC_CONFIG__max_size__DEFAULT
2127 #define R_NETWORK_REC_CONFIG__max_size__DEFAULT size1518
2128 #endif
2129
2130 /* half full */
2131 #ifndef R_NETWORK_REC_CONFIG__duplex__DEFAULT
2132 #define R_NETWORK_REC_CONFIG__duplex__DEFAULT half
2133 #endif
2134
2135 /* discard receive */
2136 #ifndef R_NETWORK_REC_CONFIG__bad_crc__DEFAULT
2137 #define R_NETWORK_REC_CONFIG__bad_crc__DEFAULT discard
2138 #endif
2139
2140 /* discard receive */
2141 #ifndef R_NETWORK_REC_CONFIG__oversize__DEFAULT
2142 #define R_NETWORK_REC_CONFIG__oversize__DEFAULT discard
2143 #endif
2144
2145 /* discard receive */
2146 #ifndef R_NETWORK_REC_CONFIG__undersize__DEFAULT
2147 #define R_NETWORK_REC_CONFIG__undersize__DEFAULT discard
2148 #endif
2149
2150 /* discard receive */
2151 #ifndef R_NETWORK_REC_CONFIG__all_roots__DEFAULT
2152 #define R_NETWORK_REC_CONFIG__all_roots__DEFAULT discard
2153 #endif
2154
2155 /* discard receive */
2156 #ifndef R_NETWORK_REC_CONFIG__tr_broadcast__DEFAULT
2157 #define R_NETWORK_REC_CONFIG__tr_broadcast__DEFAULT discard
2158 #endif
2159
2160 /* discard receive */
2161 #ifndef R_NETWORK_REC_CONFIG__broadcast__DEFAULT
2162 #define R_NETWORK_REC_CONFIG__broadcast__DEFAULT discard
2163 #endif
2164
2165 /* discard receive */
2166 #ifndef R_NETWORK_REC_CONFIG__individual__DEFAULT
2167 #define R_NETWORK_REC_CONFIG__individual__DEFAULT discard
2168 #endif
2169
2170 /* disable enable */
2171 #ifndef R_NETWORK_REC_CONFIG__ma1__DEFAULT
2172 #define R_NETWORK_REC_CONFIG__ma1__DEFAULT disable
2173 #endif
2174
2175 /* disable enable */
2176 #ifndef R_NETWORK_REC_CONFIG__ma0__DEFAULT
2177 #define R_NETWORK_REC_CONFIG__ma0__DEFAULT disable
2178 #endif
2179
2180 /*
2181 ** Default values for register R_NETWORK_SA_0
2182 */
2183
2184 /* 0 - 0xffffffff */
2185 #ifndef R_NETWORK_SA_0__ma0_low__DEFAULT
2186 #define R_NETWORK_SA_0__ma0_low__DEFAULT 0
2187 #endif
2188
2189 /*
2190 ** Default values for register R_NETWORK_SA_1
2191 */
2192
2193 /* 0 - 0xffff */
2194 #ifndef R_NETWORK_SA_1__ma1_low__DEFAULT
2195 #define R_NETWORK_SA_1__ma1_low__DEFAULT 0
2196 #endif
2197
2198 /* 0 - 0xffff */
2199 #ifndef R_NETWORK_SA_1__ma0_high__DEFAULT
2200 #define R_NETWORK_SA_1__ma0_high__DEFAULT 0
2201 #endif
2202
2203 /*
2204 ** Default values for register R_NETWORK_SA_2
2205 */
2206
2207 /* 0 - 0xffffffff */
2208 #ifndef R_NETWORK_SA_2__ma1_high__DEFAULT
2209 #define R_NETWORK_SA_2__ma1_high__DEFAULT 0
2210 #endif
2211
2212 /*
2213 ** Default values for register R_NETWORK_TR_CTRL
2214 */
2215
2216 /* clr nop */
2217 #ifndef R_NETWORK_TR_CTRL__clr_error__DEFAULT
2218 #define R_NETWORK_TR_CTRL__clr_error__DEFAULT clr
2219 #endif
2220
2221 /* none d2us */
2222 #ifndef R_NETWORK_TR_CTRL__delay__DEFAULT
2223 #define R_NETWORK_TR_CTRL__delay__DEFAULT none
2224 #endif
2225
2226 /* do dont */
2227 #ifndef R_NETWORK_TR_CTRL__cancel__DEFAULT
2228 #define R_NETWORK_TR_CTRL__cancel__DEFAULT do
2229 #endif
2230
2231 /* ack_col disable ack_crs enable */
2232 #ifndef R_NETWORK_TR_CTRL__cd__DEFAULT
2233 #define R_NETWORK_TR_CTRL__cd__DEFAULT ack_col
2234 #endif
2235
2236 /* disable enable */
2237 #ifndef R_NETWORK_TR_CTRL__retry__DEFAULT
2238 #define R_NETWORK_TR_CTRL__retry__DEFAULT disable
2239 #endif
2240
2241 /* disable enable */
2242 #ifndef R_NETWORK_TR_CTRL__pad__DEFAULT
2243 #define R_NETWORK_TR_CTRL__pad__DEFAULT disable
2244 #endif
2245
2246 /* disable enable */
2247 #ifndef R_NETWORK_TR_CTRL__crc__DEFAULT
2248 #define R_NETWORK_TR_CTRL__crc__DEFAULT disable
2249 #endif
2250
2251 /*
2252 ** Default values for register R_PAR0_CONFIG
2253 */
2254
2255 /* noninv inv */
2256 #ifndef R_PAR0_CONFIG__ioe__DEFAULT
2257 #define R_PAR0_CONFIG__ioe__DEFAULT noninv
2258 #endif
2259
2260 /* noninv inv */
2261 #ifndef R_PAR0_CONFIG__iseli__DEFAULT
2262 #define R_PAR0_CONFIG__iseli__DEFAULT noninv
2263 #endif
2264
2265 /* noninv inv */
2266 #ifndef R_PAR0_CONFIG__iautofd__DEFAULT
2267 #define R_PAR0_CONFIG__iautofd__DEFAULT noninv
2268 #endif
2269
2270 /* noninv inv */
2271 #ifndef R_PAR0_CONFIG__istrb__DEFAULT
2272 #define R_PAR0_CONFIG__istrb__DEFAULT noninv
2273 #endif
2274
2275 /* noninv inv */
2276 #ifndef R_PAR0_CONFIG__iinit__DEFAULT
2277 #define R_PAR0_CONFIG__iinit__DEFAULT noninv
2278 #endif
2279
2280 /* noninv inv */
2281 #ifndef R_PAR0_CONFIG__iperr__DEFAULT
2282 #define R_PAR0_CONFIG__iperr__DEFAULT noninv
2283 #endif
2284
2285 /* noninv inv */
2286 #ifndef R_PAR0_CONFIG__iack__DEFAULT
2287 #define R_PAR0_CONFIG__iack__DEFAULT noninv
2288 #endif
2289
2290 /* noninv inv */
2291 #ifndef R_PAR0_CONFIG__ibusy__DEFAULT
2292 #define R_PAR0_CONFIG__ibusy__DEFAULT noninv
2293 #endif
2294
2295 /* noninv inv */
2296 #ifndef R_PAR0_CONFIG__ifault__DEFAULT
2297 #define R_PAR0_CONFIG__ifault__DEFAULT noninv
2298 #endif
2299
2300 /* noninv inv */
2301 #ifndef R_PAR0_CONFIG__isel__DEFAULT
2302 #define R_PAR0_CONFIG__isel__DEFAULT noninv
2303 #endif
2304
2305 /* disable enable */
2306 #ifndef R_PAR0_CONFIG__ext_mode__DEFAULT
2307 #define R_PAR0_CONFIG__ext_mode__DEFAULT disable
2308 #endif
2309
2310 /* disable enable */
2311 #ifndef R_PAR0_CONFIG__wide__DEFAULT
2312 #define R_PAR0_CONFIG__wide__DEFAULT disable
2313 #endif
2314
2315 /* disable enable */
2316 #ifndef R_PAR0_CONFIG__dma__DEFAULT
2317 #define R_PAR0_CONFIG__dma__DEFAULT disable
2318 #endif
2319
2320 /* disable enable */
2321 #ifndef R_PAR0_CONFIG__rle_in__DEFAULT
2322 #define R_PAR0_CONFIG__rle_in__DEFAULT disable
2323 #endif
2324
2325 /* disable enable */
2326 #ifndef R_PAR0_CONFIG__rle_out__DEFAULT
2327 #define R_PAR0_CONFIG__rle_out__DEFAULT disable
2328 #endif
2329
2330 /* reset on */
2331 #ifndef R_PAR0_CONFIG__enable__DEFAULT
2332 #define R_PAR0_CONFIG__enable__DEFAULT reset
2333 #endif
2334
2335 /* off on */
2336 #ifndef R_PAR0_CONFIG__force__DEFAULT
2337 #define R_PAR0_CONFIG__force__DEFAULT off
2338 #endif
2339
2340 /* ignore wait */
2341 #ifndef R_PAR0_CONFIG__ign_ack__DEFAULT
2342 #define R_PAR0_CONFIG__ign_ack__DEFAULT ignore
2343 #endif
2344
2345 /* wait_oe dont_wait epp_data epp_addr */
2346 #ifndef R_PAR0_CONFIG__oe_ack__DEFAULT
2347 #define R_PAR0_CONFIG__oe_ack__DEFAULT wait_oe
2348 #endif
2349
2350 /* epp_wr3 fastbyte ecp_rev byte centronics ecp_fwd epp_rd off nibble epp_wr1 manual epp_wr2 */
2351 #ifndef R_PAR0_CONFIG__mode__DEFAULT
2352 #define R_PAR0_CONFIG__mode__DEFAULT epp_wr3
2353 #endif
2354
2355 /*
2356 ** Default values for register R_PAR0_CTRL
2357 */
2358
2359 /* 0 - 31 */
2360 #ifndef R_PAR0_CTRL__ctrl__DEFAULT
2361 #define R_PAR0_CTRL__ctrl__DEFAULT 0
2362 #endif
2363
2364 /*
2365 ** Default values for register R_PAR0_CTRL_DATA
2366 */
2367
2368 /* nop ack */
2369 #ifndef R_PAR0_CTRL_DATA__peri_int__DEFAULT
2370 #define R_PAR0_CTRL_DATA__peri_int__DEFAULT nop
2371 #endif
2372
2373 /* disable enable */
2374 #ifndef R_PAR0_CTRL_DATA__oe__DEFAULT
2375 #define R_PAR0_CTRL_DATA__oe__DEFAULT disable
2376 #endif
2377
2378 /* inactive active */
2379 #ifndef R_PAR0_CTRL_DATA__seli__DEFAULT
2380 #define R_PAR0_CTRL_DATA__seli__DEFAULT inactive
2381 #endif
2382
2383 /* inactive active */
2384 #ifndef R_PAR0_CTRL_DATA__autofd__DEFAULT
2385 #define R_PAR0_CTRL_DATA__autofd__DEFAULT inactive
2386 #endif
2387
2388 /* inactive active */
2389 #ifndef R_PAR0_CTRL_DATA__strb__DEFAULT
2390 #define R_PAR0_CTRL_DATA__strb__DEFAULT inactive
2391 #endif
2392
2393 /* inactive active */
2394 #ifndef R_PAR0_CTRL_DATA__init__DEFAULT
2395 #define R_PAR0_CTRL_DATA__init__DEFAULT inactive
2396 #endif
2397
2398 /* data command */
2399 #ifndef R_PAR0_CTRL_DATA__ecp_cmd__DEFAULT
2400 #define R_PAR0_CTRL_DATA__ecp_cmd__DEFAULT data
2401 #endif
2402
2403 /* 0 - 0xff */
2404 #ifndef R_PAR0_CTRL_DATA__data__DEFAULT
2405 #define R_PAR0_CTRL_DATA__data__DEFAULT 0
2406 #endif
2407
2408 /*
2409 ** Default values for register R_PAR0_DELAY
2410 */
2411
2412 /* 0 - 0x7 */
2413 #ifndef R_PAR0_DELAY__fine_hold__DEFAULT
2414 #define R_PAR0_DELAY__fine_hold__DEFAULT 0
2415 #endif
2416
2417 /* 0 - 0x1f */
2418 #ifndef R_PAR0_DELAY__hold__DEFAULT
2419 #define R_PAR0_DELAY__hold__DEFAULT 0
2420 #endif
2421
2422 /* 0 - 0x7 */
2423 #ifndef R_PAR0_DELAY__fine_strb__DEFAULT
2424 #define R_PAR0_DELAY__fine_strb__DEFAULT 0
2425 #endif
2426
2427 /* 0 - 0x1f */
2428 #ifndef R_PAR0_DELAY__strobe__DEFAULT
2429 #define R_PAR0_DELAY__strobe__DEFAULT 0
2430 #endif
2431
2432 /* 0 - 0x7 */
2433 #ifndef R_PAR0_DELAY__fine_setup__DEFAULT
2434 #define R_PAR0_DELAY__fine_setup__DEFAULT 0
2435 #endif
2436
2437 /* 0 - 0x1f */
2438 #ifndef R_PAR0_DELAY__setup__DEFAULT
2439 #define R_PAR0_DELAY__setup__DEFAULT 0
2440 #endif
2441
2442 /*
2443 ** Default values for register R_PAR1_CONFIG
2444 */
2445
2446 /* noninv inv */
2447 #ifndef R_PAR1_CONFIG__ioe__DEFAULT
2448 #define R_PAR1_CONFIG__ioe__DEFAULT noninv
2449 #endif
2450
2451 /* noninv inv */
2452 #ifndef R_PAR1_CONFIG__iseli__DEFAULT
2453 #define R_PAR1_CONFIG__iseli__DEFAULT noninv
2454 #endif
2455
2456 /* noninv inv */
2457 #ifndef R_PAR1_CONFIG__iautofd__DEFAULT
2458 #define R_PAR1_CONFIG__iautofd__DEFAULT noninv
2459 #endif
2460
2461 /* noninv inv */
2462 #ifndef R_PAR1_CONFIG__istrb__DEFAULT
2463 #define R_PAR1_CONFIG__istrb__DEFAULT noninv
2464 #endif
2465
2466 /* noninv inv */
2467 #ifndef R_PAR1_CONFIG__iinit__DEFAULT
2468 #define R_PAR1_CONFIG__iinit__DEFAULT noninv
2469 #endif
2470
2471 /* noninv inv */
2472 #ifndef R_PAR1_CONFIG__iperr__DEFAULT
2473 #define R_PAR1_CONFIG__iperr__DEFAULT noninv
2474 #endif
2475
2476 /* noninv inv */
2477 #ifndef R_PAR1_CONFIG__iack__DEFAULT
2478 #define R_PAR1_CONFIG__iack__DEFAULT noninv
2479 #endif
2480
2481 /* noninv inv */
2482 #ifndef R_PAR1_CONFIG__ibusy__DEFAULT
2483 #define R_PAR1_CONFIG__ibusy__DEFAULT noninv
2484 #endif
2485
2486 /* noninv inv */
2487 #ifndef R_PAR1_CONFIG__ifault__DEFAULT
2488 #define R_PAR1_CONFIG__ifault__DEFAULT noninv
2489 #endif
2490
2491 /* noninv inv */
2492 #ifndef R_PAR1_CONFIG__isel__DEFAULT
2493 #define R_PAR1_CONFIG__isel__DEFAULT noninv
2494 #endif
2495
2496 /* disable enable */
2497 #ifndef R_PAR1_CONFIG__ext_mode__DEFAULT
2498 #define R_PAR1_CONFIG__ext_mode__DEFAULT disable
2499 #endif
2500
2501 /* disable enable */
2502 #ifndef R_PAR1_CONFIG__dma__DEFAULT
2503 #define R_PAR1_CONFIG__dma__DEFAULT disable
2504 #endif
2505
2506 /* disable enable */
2507 #ifndef R_PAR1_CONFIG__rle_in__DEFAULT
2508 #define R_PAR1_CONFIG__rle_in__DEFAULT disable
2509 #endif
2510
2511 /* disable enable */
2512 #ifndef R_PAR1_CONFIG__rle_out__DEFAULT
2513 #define R_PAR1_CONFIG__rle_out__DEFAULT disable
2514 #endif
2515
2516 /* reset on */
2517 #ifndef R_PAR1_CONFIG__enable__DEFAULT
2518 #define R_PAR1_CONFIG__enable__DEFAULT reset
2519 #endif
2520
2521 /* off on */
2522 #ifndef R_PAR1_CONFIG__force__DEFAULT
2523 #define R_PAR1_CONFIG__force__DEFAULT off
2524 #endif
2525
2526 /* ignore wait */
2527 #ifndef R_PAR1_CONFIG__ign_ack__DEFAULT
2528 #define R_PAR1_CONFIG__ign_ack__DEFAULT ignore
2529 #endif
2530
2531 /* wait_oe dont_wait epp_data epp_addr */
2532 #ifndef R_PAR1_CONFIG__oe_ack__DEFAULT
2533 #define R_PAR1_CONFIG__oe_ack__DEFAULT wait_oe
2534 #endif
2535
2536 /* epp_wr3 fastbyte ecp_rev byte centronics ecp_fwd epp_rd off nibble epp_wr1 manual epp_wr2 */
2537 #ifndef R_PAR1_CONFIG__mode__DEFAULT
2538 #define R_PAR1_CONFIG__mode__DEFAULT epp_wr3
2539 #endif
2540
2541 /*
2542 ** Default values for register R_PAR1_CTRL
2543 */
2544
2545 /* 0 - 31 */
2546 #ifndef R_PAR1_CTRL__ctrl__DEFAULT
2547 #define R_PAR1_CTRL__ctrl__DEFAULT 0
2548 #endif
2549
2550 /*
2551 ** Default values for register R_PAR1_CTRL_DATA
2552 */
2553
2554 /* nop ack */
2555 #ifndef R_PAR1_CTRL_DATA__peri_int__DEFAULT
2556 #define R_PAR1_CTRL_DATA__peri_int__DEFAULT nop
2557 #endif
2558
2559 /* disable enable */
2560 #ifndef R_PAR1_CTRL_DATA__oe__DEFAULT
2561 #define R_PAR1_CTRL_DATA__oe__DEFAULT disable
2562 #endif
2563
2564 /* inactive active */
2565 #ifndef R_PAR1_CTRL_DATA__seli__DEFAULT
2566 #define R_PAR1_CTRL_DATA__seli__DEFAULT inactive
2567 #endif
2568
2569 /* inactive active */
2570 #ifndef R_PAR1_CTRL_DATA__autofd__DEFAULT
2571 #define R_PAR1_CTRL_DATA__autofd__DEFAULT inactive
2572 #endif
2573
2574 /* inactive active */
2575 #ifndef R_PAR1_CTRL_DATA__strb__DEFAULT
2576 #define R_PAR1_CTRL_DATA__strb__DEFAULT inactive
2577 #endif
2578
2579 /* inactive active */
2580 #ifndef R_PAR1_CTRL_DATA__init__DEFAULT
2581 #define R_PAR1_CTRL_DATA__init__DEFAULT inactive
2582 #endif
2583
2584 /* data command */
2585 #ifndef R_PAR1_CTRL_DATA__ecp_cmd__DEFAULT
2586 #define R_PAR1_CTRL_DATA__ecp_cmd__DEFAULT data
2587 #endif
2588
2589 /* 0 - 0xff */
2590 #ifndef R_PAR1_CTRL_DATA__data__DEFAULT
2591 #define R_PAR1_CTRL_DATA__data__DEFAULT 0
2592 #endif
2593
2594 /*
2595 ** Default values for register R_PAR1_DELAY
2596 */
2597
2598 /* 0 - 0x7 */
2599 #ifndef R_PAR1_DELAY__fine_hold__DEFAULT
2600 #define R_PAR1_DELAY__fine_hold__DEFAULT 0
2601 #endif
2602
2603 /* 0 - 0x1f */
2604 #ifndef R_PAR1_DELAY__hold__DEFAULT
2605 #define R_PAR1_DELAY__hold__DEFAULT 0
2606 #endif
2607
2608 /* 0 - 0x7 */
2609 #ifndef R_PAR1_DELAY__fine_strb__DEFAULT
2610 #define R_PAR1_DELAY__fine_strb__DEFAULT 0
2611 #endif
2612
2613 /* 0 - 0x1f */
2614 #ifndef R_PAR1_DELAY__strobe__DEFAULT
2615 #define R_PAR1_DELAY__strobe__DEFAULT 0
2616 #endif
2617
2618 /* 0 - 0x7 */
2619 #ifndef R_PAR1_DELAY__fine_setup__DEFAULT
2620 #define R_PAR1_DELAY__fine_setup__DEFAULT 0
2621 #endif
2622
2623 /* 0 - 0x1f */
2624 #ifndef R_PAR1_DELAY__setup__DEFAULT
2625 #define R_PAR1_DELAY__setup__DEFAULT 0
2626 #endif
2627
2628 /*
2629 ** Default values for register R_PORT_PA_DATA
2630 */
2631
2632 /* 0 - 255 */
2633 #ifndef R_PORT_PA_DATA__data_out__DEFAULT
2634 #define R_PORT_PA_DATA__data_out__DEFAULT 0
2635 #endif
2636
2637 /*
2638 ** Default values for register R_PORT_PA_DIR
2639 */
2640
2641 /* input output */
2642 #ifndef R_PORT_PA_DIR__dir7__DEFAULT
2643 #define R_PORT_PA_DIR__dir7__DEFAULT input
2644 #endif
2645
2646 /* input output */
2647 #ifndef R_PORT_PA_DIR__dir6__DEFAULT
2648 #define R_PORT_PA_DIR__dir6__DEFAULT input
2649 #endif
2650
2651 /* input output */
2652 #ifndef R_PORT_PA_DIR__dir5__DEFAULT
2653 #define R_PORT_PA_DIR__dir5__DEFAULT input
2654 #endif
2655
2656 /* input output */
2657 #ifndef R_PORT_PA_DIR__dir4__DEFAULT
2658 #define R_PORT_PA_DIR__dir4__DEFAULT input
2659 #endif
2660
2661 /* input output */
2662 #ifndef R_PORT_PA_DIR__dir3__DEFAULT
2663 #define R_PORT_PA_DIR__dir3__DEFAULT input
2664 #endif
2665
2666 /* input output */
2667 #ifndef R_PORT_PA_DIR__dir2__DEFAULT
2668 #define R_PORT_PA_DIR__dir2__DEFAULT input
2669 #endif
2670
2671 /* input output */
2672 #ifndef R_PORT_PA_DIR__dir1__DEFAULT
2673 #define R_PORT_PA_DIR__dir1__DEFAULT input
2674 #endif
2675
2676 /* input output */
2677 #ifndef R_PORT_PA_DIR__dir0__DEFAULT
2678 #define R_PORT_PA_DIR__dir0__DEFAULT input
2679 #endif
2680
2681 /*
2682 ** Default values for register R_PORT_PA_SET
2683 */
2684
2685 /* input output */
2686 #ifndef R_PORT_PA_SET__dir7__DEFAULT
2687 #define R_PORT_PA_SET__dir7__DEFAULT input
2688 #endif
2689
2690 /* input output */
2691 #ifndef R_PORT_PA_SET__dir6__DEFAULT
2692 #define R_PORT_PA_SET__dir6__DEFAULT input
2693 #endif
2694
2695 /* input output */
2696 #ifndef R_PORT_PA_SET__dir5__DEFAULT
2697 #define R_PORT_PA_SET__dir5__DEFAULT input
2698 #endif
2699
2700 /* input output */
2701 #ifndef R_PORT_PA_SET__dir4__DEFAULT
2702 #define R_PORT_PA_SET__dir4__DEFAULT input
2703 #endif
2704
2705 /* input output */
2706 #ifndef R_PORT_PA_SET__dir3__DEFAULT
2707 #define R_PORT_PA_SET__dir3__DEFAULT input
2708 #endif
2709
2710 /* input output */
2711 #ifndef R_PORT_PA_SET__dir2__DEFAULT
2712 #define R_PORT_PA_SET__dir2__DEFAULT input
2713 #endif
2714
2715 /* input output */
2716 #ifndef R_PORT_PA_SET__dir1__DEFAULT
2717 #define R_PORT_PA_SET__dir1__DEFAULT input
2718 #endif
2719
2720 /* input output */
2721 #ifndef R_PORT_PA_SET__dir0__DEFAULT
2722 #define R_PORT_PA_SET__dir0__DEFAULT input
2723 #endif
2724
2725 /* 0 - 255 */
2726 #ifndef R_PORT_PA_SET__data_out__DEFAULT
2727 #define R_PORT_PA_SET__data_out__DEFAULT 0
2728 #endif
2729
2730 /*
2731 ** Default values for register R_PORT_PB_CONFIG
2732 */
2733
2734 /* port cs */
2735 #ifndef R_PORT_PB_CONFIG__cs7__DEFAULT
2736 #define R_PORT_PB_CONFIG__cs7__DEFAULT port
2737 #endif
2738
2739 /* port cs */
2740 #ifndef R_PORT_PB_CONFIG__cs6__DEFAULT
2741 #define R_PORT_PB_CONFIG__cs6__DEFAULT port
2742 #endif
2743
2744 /* port cs */
2745 #ifndef R_PORT_PB_CONFIG__cs5__DEFAULT
2746 #define R_PORT_PB_CONFIG__cs5__DEFAULT port
2747 #endif
2748
2749 /* port cs */
2750 #ifndef R_PORT_PB_CONFIG__cs4__DEFAULT
2751 #define R_PORT_PB_CONFIG__cs4__DEFAULT port
2752 #endif
2753
2754 /* port cs */
2755 #ifndef R_PORT_PB_CONFIG__cs3__DEFAULT
2756 #define R_PORT_PB_CONFIG__cs3__DEFAULT port
2757 #endif
2758
2759 /* port cs */
2760 #ifndef R_PORT_PB_CONFIG__cs2__DEFAULT
2761 #define R_PORT_PB_CONFIG__cs2__DEFAULT port
2762 #endif
2763
2764 /* port_cs enph */
2765 #ifndef R_PORT_PB_CONFIG__scsi1__DEFAULT
2766 #define R_PORT_PB_CONFIG__scsi1__DEFAULT port_cs
2767 #endif
2768
2769 /* port_cs enph */
2770 #ifndef R_PORT_PB_CONFIG__scsi0__DEFAULT
2771 #define R_PORT_PB_CONFIG__scsi0__DEFAULT port_cs
2772 #endif
2773
2774 /*
2775 ** Default values for register R_PORT_PB_DATA
2776 */
2777
2778 /* 0 - 255 */
2779 #ifndef R_PORT_PB_DATA__data_out__DEFAULT
2780 #define R_PORT_PB_DATA__data_out__DEFAULT 0
2781 #endif
2782
2783 /*
2784 ** Default values for register R_PORT_PB_DIR
2785 */
2786
2787 /* input output */
2788 #ifndef R_PORT_PB_DIR__dir7__DEFAULT
2789 #define R_PORT_PB_DIR__dir7__DEFAULT input
2790 #endif
2791
2792 /* input output */
2793 #ifndef R_PORT_PB_DIR__dir6__DEFAULT
2794 #define R_PORT_PB_DIR__dir6__DEFAULT input
2795 #endif
2796
2797 /* input output */
2798 #ifndef R_PORT_PB_DIR__dir5__DEFAULT
2799 #define R_PORT_PB_DIR__dir5__DEFAULT input
2800 #endif
2801
2802 /* input output */
2803 #ifndef R_PORT_PB_DIR__dir4__DEFAULT
2804 #define R_PORT_PB_DIR__dir4__DEFAULT input
2805 #endif
2806
2807 /* input output */
2808 #ifndef R_PORT_PB_DIR__dir3__DEFAULT
2809 #define R_PORT_PB_DIR__dir3__DEFAULT input
2810 #endif
2811
2812 /* input output */
2813 #ifndef R_PORT_PB_DIR__dir2__DEFAULT
2814 #define R_PORT_PB_DIR__dir2__DEFAULT input
2815 #endif
2816
2817 /* input output */
2818 #ifndef R_PORT_PB_DIR__dir1__DEFAULT
2819 #define R_PORT_PB_DIR__dir1__DEFAULT input
2820 #endif
2821
2822 /* input output */
2823 #ifndef R_PORT_PB_DIR__dir0__DEFAULT
2824 #define R_PORT_PB_DIR__dir0__DEFAULT input
2825 #endif
2826
2827 /*
2828 ** Default values for register R_PORT_PB_I2C
2829 */
2830
2831 /* port_cs ss3extra */
2832 #ifndef R_PORT_PB_I2C__syncser3__DEFAULT
2833 #define R_PORT_PB_I2C__syncser3__DEFAULT port_cs
2834 #endif
2835
2836 /* port_cs ss1extra */
2837 #ifndef R_PORT_PB_I2C__syncser1__DEFAULT
2838 #define R_PORT_PB_I2C__syncser1__DEFAULT port_cs
2839 #endif
2840
2841 /* off on */
2842 #ifndef R_PORT_PB_I2C__i2c_en__DEFAULT
2843 #define R_PORT_PB_I2C__i2c_en__DEFAULT off
2844 #endif
2845
2846 /* 0 - 1 */
2847 #ifndef R_PORT_PB_I2C__i2c_d__DEFAULT
2848 #define R_PORT_PB_I2C__i2c_d__DEFAULT 0
2849 #endif
2850
2851 /* 0 - 1 */
2852 #ifndef R_PORT_PB_I2C__i2c_clk__DEFAULT
2853 #define R_PORT_PB_I2C__i2c_clk__DEFAULT 0
2854 #endif
2855
2856 /* disable enable */
2857 #ifndef R_PORT_PB_I2C__i2c_oe___DEFAULT
2858 #define R_PORT_PB_I2C__i2c_oe___DEFAULT disable
2859 #endif
2860
2861 /*
2862 ** Default values for register R_PORT_PB_SET
2863 */
2864
2865 /* port_cs ss3extra */
2866 #ifndef R_PORT_PB_SET__syncser3__DEFAULT
2867 #define R_PORT_PB_SET__syncser3__DEFAULT port_cs
2868 #endif
2869
2870 /* port_cs ss1extra */
2871 #ifndef R_PORT_PB_SET__syncser1__DEFAULT
2872 #define R_PORT_PB_SET__syncser1__DEFAULT port_cs
2873 #endif
2874
2875 /* off on */
2876 #ifndef R_PORT_PB_SET__i2c_en__DEFAULT
2877 #define R_PORT_PB_SET__i2c_en__DEFAULT off
2878 #endif
2879
2880 /* 0 - 1 */
2881 #ifndef R_PORT_PB_SET__i2c_d__DEFAULT
2882 #define R_PORT_PB_SET__i2c_d__DEFAULT 0
2883 #endif
2884
2885 /* 0 - 1 */
2886 #ifndef R_PORT_PB_SET__i2c_clk__DEFAULT
2887 #define R_PORT_PB_SET__i2c_clk__DEFAULT 0
2888 #endif
2889
2890 /* disable enable */
2891 #ifndef R_PORT_PB_SET__i2c_oe___DEFAULT
2892 #define R_PORT_PB_SET__i2c_oe___DEFAULT disable
2893 #endif
2894
2895 /* port cs */
2896 #ifndef R_PORT_PB_SET__cs7__DEFAULT
2897 #define R_PORT_PB_SET__cs7__DEFAULT port
2898 #endif
2899
2900 /* port cs */
2901 #ifndef R_PORT_PB_SET__cs6__DEFAULT
2902 #define R_PORT_PB_SET__cs6__DEFAULT port
2903 #endif
2904
2905 /* port cs */
2906 #ifndef R_PORT_PB_SET__cs5__DEFAULT
2907 #define R_PORT_PB_SET__cs5__DEFAULT port
2908 #endif
2909
2910 /* port cs */
2911 #ifndef R_PORT_PB_SET__cs4__DEFAULT
2912 #define R_PORT_PB_SET__cs4__DEFAULT port
2913 #endif
2914
2915 /* port cs */
2916 #ifndef R_PORT_PB_SET__cs3__DEFAULT
2917 #define R_PORT_PB_SET__cs3__DEFAULT port
2918 #endif
2919
2920 /* port cs */
2921 #ifndef R_PORT_PB_SET__cs2__DEFAULT
2922 #define R_PORT_PB_SET__cs2__DEFAULT port
2923 #endif
2924
2925 /* port_cs enph */
2926 #ifndef R_PORT_PB_SET__scsi1__DEFAULT
2927 #define R_PORT_PB_SET__scsi1__DEFAULT port_cs
2928 #endif
2929
2930 /* port_cs enph */
2931 #ifndef R_PORT_PB_SET__scsi0__DEFAULT
2932 #define R_PORT_PB_SET__scsi0__DEFAULT port_cs
2933 #endif
2934
2935 /* input output */
2936 #ifndef R_PORT_PB_SET__dir7__DEFAULT
2937 #define R_PORT_PB_SET__dir7__DEFAULT input
2938 #endif
2939
2940 /* input output */
2941 #ifndef R_PORT_PB_SET__dir6__DEFAULT
2942 #define R_PORT_PB_SET__dir6__DEFAULT input
2943 #endif
2944
2945 /* input output */
2946 #ifndef R_PORT_PB_SET__dir5__DEFAULT
2947 #define R_PORT_PB_SET__dir5__DEFAULT input
2948 #endif
2949
2950 /* input output */
2951 #ifndef R_PORT_PB_SET__dir4__DEFAULT
2952 #define R_PORT_PB_SET__dir4__DEFAULT input
2953 #endif
2954
2955 /* input output */
2956 #ifndef R_PORT_PB_SET__dir3__DEFAULT
2957 #define R_PORT_PB_SET__dir3__DEFAULT input
2958 #endif
2959
2960 /* input output */
2961 #ifndef R_PORT_PB_SET__dir2__DEFAULT
2962 #define R_PORT_PB_SET__dir2__DEFAULT input
2963 #endif
2964
2965 /* input output */
2966 #ifndef R_PORT_PB_SET__dir1__DEFAULT
2967 #define R_PORT_PB_SET__dir1__DEFAULT input
2968 #endif
2969
2970 /* input output */
2971 #ifndef R_PORT_PB_SET__dir0__DEFAULT
2972 #define R_PORT_PB_SET__dir0__DEFAULT input
2973 #endif
2974
2975 /* 0 - 255 */
2976 #ifndef R_PORT_PB_SET__data_out__DEFAULT
2977 #define R_PORT_PB_SET__data_out__DEFAULT 0
2978 #endif
2979
2980 /*
2981 ** Default values for register R_SCSI0_CMD
2982 */
2983
2984 /* 0 - 0xf */
2985 #ifndef R_SCSI0_CMD__asynch_setup__DEFAULT
2986 #define R_SCSI0_CMD__asynch_setup__DEFAULT 0
2987 #endif
2988
2989 /* full_stat_3 full_dout_3 man_rat resel_din arb_only resel_stat resel_dout man_data_in man_data_out full_din_1 full_dout_1 full_stat_1 full_din_3 */
2990 #ifndef R_SCSI0_CMD__command__DEFAULT
2991 #define R_SCSI0_CMD__command__DEFAULT full_stat_3
2992 #endif
2993
2994 /*
2995 ** Default values for register R_SCSI0_CMD_DATA
2996 */
2997
2998 /* off on */
2999 #ifndef R_SCSI0_CMD_DATA__parity_in__DEFAULT
3000 #define R_SCSI0_CMD_DATA__parity_in__DEFAULT off
3001 #endif
3002
3003 /* off on */
3004 #ifndef R_SCSI0_CMD_DATA__skip__DEFAULT
3005 #define R_SCSI0_CMD_DATA__skip__DEFAULT off
3006 #endif
3007
3008 /* yes nop */
3009 #ifndef R_SCSI0_CMD_DATA__clr_status__DEFAULT
3010 #define R_SCSI0_CMD_DATA__clr_status__DEFAULT yes
3011 #endif
3012
3013 /* 0 - 0xf */
3014 #ifndef R_SCSI0_CMD_DATA__asynch_setup__DEFAULT
3015 #define R_SCSI0_CMD_DATA__asynch_setup__DEFAULT 0
3016 #endif
3017
3018 /* full_stat_3 full_dout_3 man_rat resel_din arb_only resel_stat resel_dout man_data_in man_data_out full_din_1 full_dout_1 full_stat_1 full_din_3 */
3019 #ifndef R_SCSI0_CMD_DATA__command__DEFAULT
3020 #define R_SCSI0_CMD_DATA__command__DEFAULT full_stat_3
3021 #endif
3022
3023 /* 0 - 0xffff */
3024 #ifndef R_SCSI0_CMD_DATA__data_out__DEFAULT
3025 #define R_SCSI0_CMD_DATA__data_out__DEFAULT 0
3026 #endif
3027
3028 /*
3029 ** Default values for register R_SCSI0_CTRL
3030 */
3031
3032 /* software hardware */
3033 #ifndef R_SCSI0_CTRL__id_type__DEFAULT
3034 #define R_SCSI0_CTRL__id_type__DEFAULT software
3035 #endif
3036
3037 /* 0 - 0x7f */
3038 #ifndef R_SCSI0_CTRL__sel_timeout__DEFAULT
3039 #define R_SCSI0_CTRL__sel_timeout__DEFAULT 0
3040 #endif
3041
3042 /* 0 - 0xff */
3043 #ifndef R_SCSI0_CTRL__synch_per__DEFAULT
3044 #define R_SCSI0_CTRL__synch_per__DEFAULT 0
3045 #endif
3046
3047 /* yes no */
3048 #ifndef R_SCSI0_CTRL__rst__DEFAULT
3049 #define R_SCSI0_CTRL__rst__DEFAULT yes
3050 #endif
3051
3052 /* yes no */
3053 #ifndef R_SCSI0_CTRL__atn__DEFAULT
3054 #define R_SCSI0_CTRL__atn__DEFAULT yes
3055 #endif
3056
3057 /* 0 - 0xf */
3058 #ifndef R_SCSI0_CTRL__my_id__DEFAULT
3059 #define R_SCSI0_CTRL__my_id__DEFAULT 0
3060 #endif
3061
3062 /* 0 - 0xf */
3063 #ifndef R_SCSI0_CTRL__target_id__DEFAULT
3064 #define R_SCSI0_CTRL__target_id__DEFAULT 0
3065 #endif
3066
3067 /* yes no */
3068 #ifndef R_SCSI0_CTRL__fast_20__DEFAULT
3069 #define R_SCSI0_CTRL__fast_20__DEFAULT yes
3070 #endif
3071
3072 /* narrow wide */
3073 #ifndef R_SCSI0_CTRL__bus_width__DEFAULT
3074 #define R_SCSI0_CTRL__bus_width__DEFAULT narrow
3075 #endif
3076
3077 /* synch asynch */
3078 #ifndef R_SCSI0_CTRL__synch__DEFAULT
3079 #define R_SCSI0_CTRL__synch__DEFAULT synch
3080 #endif
3081
3082 /* off on */
3083 #ifndef R_SCSI0_CTRL__enable__DEFAULT
3084 #define R_SCSI0_CTRL__enable__DEFAULT off
3085 #endif
3086
3087 /*
3088 ** Default values for register R_SCSI0_DATA
3089 */
3090
3091 /* 0 - 0xffff */
3092 #ifndef R_SCSI0_DATA__data_out__DEFAULT
3093 #define R_SCSI0_DATA__data_out__DEFAULT 0
3094 #endif
3095
3096 /*
3097 ** Default values for register R_SCSI0_STATUS_CTRL
3098 */
3099
3100 /* off on */
3101 #ifndef R_SCSI0_STATUS_CTRL__parity_in__DEFAULT
3102 #define R_SCSI0_STATUS_CTRL__parity_in__DEFAULT off
3103 #endif
3104
3105 /* off on */
3106 #ifndef R_SCSI0_STATUS_CTRL__skip__DEFAULT
3107 #define R_SCSI0_STATUS_CTRL__skip__DEFAULT off
3108 #endif
3109
3110 /* yes nop */
3111 #ifndef R_SCSI0_STATUS_CTRL__clr_status__DEFAULT
3112 #define R_SCSI0_STATUS_CTRL__clr_status__DEFAULT yes
3113 #endif
3114
3115 /*
3116 ** Default values for register R_SCSI1_CMD
3117 */
3118
3119 /* 0 - 0xf */
3120 #ifndef R_SCSI1_CMD__asynch_setup__DEFAULT
3121 #define R_SCSI1_CMD__asynch_setup__DEFAULT 0
3122 #endif
3123
3124 /* full_stat_3 full_dout_3 man_rat resel_din arb_only resel_stat resel_dout man_data_in man_data_out full_din_1 full_dout_1 full_stat_1 full_din_3 */
3125 #ifndef R_SCSI1_CMD__command__DEFAULT
3126 #define R_SCSI1_CMD__command__DEFAULT full_stat_3
3127 #endif
3128
3129 /*
3130 ** Default values for register R_SCSI1_CMD_DATA
3131 */
3132
3133 /* off on */
3134 #ifndef R_SCSI1_CMD_DATA__parity_in__DEFAULT
3135 #define R_SCSI1_CMD_DATA__parity_in__DEFAULT off
3136 #endif
3137
3138 /* off on */
3139 #ifndef R_SCSI1_CMD_DATA__skip__DEFAULT
3140 #define R_SCSI1_CMD_DATA__skip__DEFAULT off
3141 #endif
3142
3143 /* yes nop */
3144 #ifndef R_SCSI1_CMD_DATA__clr_status__DEFAULT
3145 #define R_SCSI1_CMD_DATA__clr_status__DEFAULT yes
3146 #endif
3147
3148 /* 0 - 0xf */
3149 #ifndef R_SCSI1_CMD_DATA__asynch_setup__DEFAULT
3150 #define R_SCSI1_CMD_DATA__asynch_setup__DEFAULT 0
3151 #endif
3152
3153 /* full_stat_3 full_dout_3 man_rat resel_din arb_only resel_stat resel_dout man_data_in man_data_out full_din_1 full_dout_1 full_stat_1 full_din_3 */
3154 #ifndef R_SCSI1_CMD_DATA__command__DEFAULT
3155 #define R_SCSI1_CMD_DATA__command__DEFAULT full_stat_3
3156 #endif
3157
3158 /* 0 - 0xffff */
3159 #ifndef R_SCSI1_CMD_DATA__data_out__DEFAULT
3160 #define R_SCSI1_CMD_DATA__data_out__DEFAULT 0
3161 #endif
3162
3163 /*
3164 ** Default values for register R_SCSI1_CTRL
3165 */
3166
3167 /* software hardware */
3168 #ifndef R_SCSI1_CTRL__id_type__DEFAULT
3169 #define R_SCSI1_CTRL__id_type__DEFAULT software
3170 #endif
3171
3172 /* 0 - 0x7f */
3173 #ifndef R_SCSI1_CTRL__sel_timeout__DEFAULT
3174 #define R_SCSI1_CTRL__sel_timeout__DEFAULT 0
3175 #endif
3176
3177 /* 0 - 0xff */
3178 #ifndef R_SCSI1_CTRL__synch_per__DEFAULT
3179 #define R_SCSI1_CTRL__synch_per__DEFAULT 0
3180 #endif
3181
3182 /* yes no */
3183 #ifndef R_SCSI1_CTRL__rst__DEFAULT
3184 #define R_SCSI1_CTRL__rst__DEFAULT yes
3185 #endif
3186
3187 /* yes no */
3188 #ifndef R_SCSI1_CTRL__atn__DEFAULT
3189 #define R_SCSI1_CTRL__atn__DEFAULT yes
3190 #endif
3191
3192 /* 0 - 0xf */
3193 #ifndef R_SCSI1_CTRL__my_id__DEFAULT
3194 #define R_SCSI1_CTRL__my_id__DEFAULT 0
3195 #endif
3196
3197 /* 0 - 0xf */
3198 #ifndef R_SCSI1_CTRL__target_id__DEFAULT
3199 #define R_SCSI1_CTRL__target_id__DEFAULT 0
3200 #endif
3201
3202 /* yes no */
3203 #ifndef R_SCSI1_CTRL__fast_20__DEFAULT
3204 #define R_SCSI1_CTRL__fast_20__DEFAULT yes
3205 #endif
3206
3207 /* narrow wide */
3208 #ifndef R_SCSI1_CTRL__bus_width__DEFAULT
3209 #define R_SCSI1_CTRL__bus_width__DEFAULT narrow
3210 #endif
3211
3212 /* synch asynch */
3213 #ifndef R_SCSI1_CTRL__synch__DEFAULT
3214 #define R_SCSI1_CTRL__synch__DEFAULT synch
3215 #endif
3216
3217 /* off on */
3218 #ifndef R_SCSI1_CTRL__enable__DEFAULT
3219 #define R_SCSI1_CTRL__enable__DEFAULT off
3220 #endif
3221
3222 /*
3223 ** Default values for register R_SCSI1_DATA
3224 */
3225
3226 /* 0 - 0xffff */
3227 #ifndef R_SCSI1_DATA__data_out__DEFAULT
3228 #define R_SCSI1_DATA__data_out__DEFAULT 0
3229 #endif
3230
3231 /*
3232 ** Default values for register R_SCSI1_STATUS_CTRL
3233 */
3234
3235 /* off on */
3236 #ifndef R_SCSI1_STATUS_CTRL__parity_in__DEFAULT
3237 #define R_SCSI1_STATUS_CTRL__parity_in__DEFAULT off
3238 #endif
3239
3240 /* off on */
3241 #ifndef R_SCSI1_STATUS_CTRL__skip__DEFAULT
3242 #define R_SCSI1_STATUS_CTRL__skip__DEFAULT off
3243 #endif
3244
3245 /* yes nop */
3246 #ifndef R_SCSI1_STATUS_CTRL__clr_status__DEFAULT
3247 #define R_SCSI1_STATUS_CTRL__clr_status__DEFAULT yes
3248 #endif
3249
3250 /*
3251 ** Default values for register R_SDRAM_CONFIG
3252 */
3253
3254 /* wmm norm */
3255 #ifndef R_SDRAM_CONFIG__wmm1__DEFAULT
3256 #define R_SDRAM_CONFIG__wmm1__DEFAULT wmm
3257 #endif
3258
3259 /* wmm norm */
3260 #ifndef R_SDRAM_CONFIG__wmm0__DEFAULT
3261 #define R_SDRAM_CONFIG__wmm0__DEFAULT wmm
3262 #endif
3263
3264 /* 0 - 7 */
3265 #ifndef R_SDRAM_CONFIG__sh1__DEFAULT
3266 #define R_SDRAM_CONFIG__sh1__DEFAULT 0
3267 #endif
3268
3269 /* 0 - 7 */
3270 #ifndef R_SDRAM_CONFIG__sh0__DEFAULT
3271 #define R_SDRAM_CONFIG__sh0__DEFAULT 0
3272 #endif
3273
3274 /* bw16 bw32 */
3275 #ifndef R_SDRAM_CONFIG__w__DEFAULT
3276 #define R_SDRAM_CONFIG__w__DEFAULT bw16
3277 #endif
3278
3279 /* bank4 bank2 */
3280 #ifndef R_SDRAM_CONFIG__type1__DEFAULT
3281 #define R_SDRAM_CONFIG__type1__DEFAULT bank4
3282 #endif
3283
3284 /* bank4 bank2 */
3285 #ifndef R_SDRAM_CONFIG__type0__DEFAULT
3286 #define R_SDRAM_CONFIG__type0__DEFAULT bank4
3287 #endif
3288
3289 /* bit10 bit20 bit11 bit21 bit12 bit22 bit13 bit23 bit14 bit24 bit15 bit25 bit16 bit26 bit17 bit27 bit18 bit9 bit28 bit19 grp0 bit29 grp1 */
3290 #ifndef R_SDRAM_CONFIG__group_sel__DEFAULT
3291 #define R_SDRAM_CONFIG__group_sel__DEFAULT bit10
3292 #endif
3293
3294 /* 0 - 7 */
3295 #ifndef R_SDRAM_CONFIG__ca1__DEFAULT
3296 #define R_SDRAM_CONFIG__ca1__DEFAULT 0
3297 #endif
3298
3299 /* bit10 bit20 bit11 bit21 bit12 bit22 bit13 bit23 bit14 bit24 bit15 bit25 bit16 bit26 bit17 bit27 bit18 bit28 bit19 bit29 bit9 */
3300 #ifndef R_SDRAM_CONFIG__bank_sel1__DEFAULT
3301 #define R_SDRAM_CONFIG__bank_sel1__DEFAULT bit10
3302 #endif
3303
3304 /* 0 - 7 */
3305 #ifndef R_SDRAM_CONFIG__ca0__DEFAULT
3306 #define R_SDRAM_CONFIG__ca0__DEFAULT 0
3307 #endif
3308
3309 /* bit10 bit20 bit11 bit21 bit12 bit22 bit13 bit23 bit14 bit24 bit15 bit25 bit16 bit26 bit17 bit27 bit18 bit28 bit19 bit29 bit9 */
3310 #ifndef R_SDRAM_CONFIG__bank_sel0__DEFAULT
3311 #define R_SDRAM_CONFIG__bank_sel0__DEFAULT bit10
3312 #endif
3313
3314 /*
3315 ** Default values for register R_SDRAM_TIMING
3316 */
3317
3318 /* disable enable */
3319 #ifndef R_SDRAM_TIMING__sdram__DEFAULT
3320 #define R_SDRAM_TIMING__sdram__DEFAULT disable
3321 #endif
3322
3323 /* 0 - 0x7fff */
3324 #ifndef R_SDRAM_TIMING__mrs_data__DEFAULT
3325 #define R_SDRAM_TIMING__mrs_data__DEFAULT 0
3326 #endif
3327
3328 /* e6500ns e13us disable e52us */
3329 #ifndef R_SDRAM_TIMING__ref__DEFAULT
3330 #define R_SDRAM_TIMING__ref__DEFAULT e6500ns
3331 #endif
3332
3333 /* off on */
3334 #ifndef R_SDRAM_TIMING__ddr__DEFAULT
3335 #define R_SDRAM_TIMING__ddr__DEFAULT off
3336 #endif
3337
3338 /* off on */
3339 #ifndef R_SDRAM_TIMING__clk100__DEFAULT
3340 #define R_SDRAM_TIMING__clk100__DEFAULT off
3341 #endif
3342
3343 /* off on */
3344 #ifndef R_SDRAM_TIMING__ps__DEFAULT
3345 #define R_SDRAM_TIMING__ps__DEFAULT off
3346 #endif
3347
3348 /* mrs nop ref pre */
3349 #ifndef R_SDRAM_TIMING__cmd__DEFAULT
3350 #define R_SDRAM_TIMING__cmd__DEFAULT mrs
3351 #endif
3352
3353 /* 0 - 1 */
3354 #ifndef R_SDRAM_TIMING__pde__DEFAULT
3355 #define R_SDRAM_TIMING__pde__DEFAULT 0
3356 #endif
3357
3358 /* 0 - 3 */
3359 #ifndef R_SDRAM_TIMING__rc__DEFAULT
3360 #define R_SDRAM_TIMING__rc__DEFAULT 0
3361 #endif
3362
3363 /* 0 - 3 */
3364 #ifndef R_SDRAM_TIMING__rp__DEFAULT
3365 #define R_SDRAM_TIMING__rp__DEFAULT 0
3366 #endif
3367
3368 /* 0 - 3 */
3369 #ifndef R_SDRAM_TIMING__rcd__DEFAULT
3370 #define R_SDRAM_TIMING__rcd__DEFAULT 0
3371 #endif
3372
3373 /* 0 - 2 */
3374 #ifndef R_SDRAM_TIMING__cl__DEFAULT
3375 #define R_SDRAM_TIMING__cl__DEFAULT 0
3376 #endif
3377
3378 /*
3379 ** Default values for register R_SERIAL0_BAUD
3380 */
3381
3382 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3383 #ifndef R_SERIAL0_BAUD__tr_baud__DEFAULT
3384 #define R_SERIAL0_BAUD__tr_baud__DEFAULT c4800Hz
3385 #endif
3386
3387 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3388 #ifndef R_SERIAL0_BAUD__rec_baud__DEFAULT
3389 #define R_SERIAL0_BAUD__rec_baud__DEFAULT c4800Hz
3390 #endif
3391
3392 /*
3393 ** Default values for register R_SERIAL0_CTRL
3394 */
3395
3396 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3397 #ifndef R_SERIAL0_CTRL__tr_baud__DEFAULT
3398 #define R_SERIAL0_CTRL__tr_baud__DEFAULT c4800Hz
3399 #endif
3400
3401 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3402 #ifndef R_SERIAL0_CTRL__rec_baud__DEFAULT
3403 #define R_SERIAL0_CTRL__rec_baud__DEFAULT c4800Hz
3404 #endif
3405
3406 /* ignore stop */
3407 #ifndef R_SERIAL0_CTRL__dma_err__DEFAULT
3408 #define R_SERIAL0_CTRL__dma_err__DEFAULT ignore
3409 #endif
3410
3411 /* disable enable */
3412 #ifndef R_SERIAL0_CTRL__rec_enable__DEFAULT
3413 #define R_SERIAL0_CTRL__rec_enable__DEFAULT disable
3414 #endif
3415
3416 /* inactive active */
3417 #ifndef R_SERIAL0_CTRL__rts___DEFAULT
3418 #define R_SERIAL0_CTRL__rts___DEFAULT inactive
3419 #endif
3420
3421 /* majority middle */
3422 #ifndef R_SERIAL0_CTRL__sampling__DEFAULT
3423 #define R_SERIAL0_CTRL__sampling__DEFAULT majority
3424 #endif
3425
3426 /* normal stick */
3427 #ifndef R_SERIAL0_CTRL__rec_stick_par__DEFAULT
3428 #define R_SERIAL0_CTRL__rec_stick_par__DEFAULT normal
3429 #endif
3430
3431 /* even odd */
3432 #ifndef R_SERIAL0_CTRL__rec_par__DEFAULT
3433 #define R_SERIAL0_CTRL__rec_par__DEFAULT even
3434 #endif
3435
3436 /* disable enable */
3437 #ifndef R_SERIAL0_CTRL__rec_par_en__DEFAULT
3438 #define R_SERIAL0_CTRL__rec_par_en__DEFAULT disable
3439 #endif
3440
3441 /* rec_8bit rec_7bit */
3442 #ifndef R_SERIAL0_CTRL__rec_bitnr__DEFAULT
3443 #define R_SERIAL0_CTRL__rec_bitnr__DEFAULT rec_8bit
3444 #endif
3445
3446 /* 0 - 0x1 */
3447 #ifndef R_SERIAL0_CTRL__txd__DEFAULT
3448 #define R_SERIAL0_CTRL__txd__DEFAULT 0
3449 #endif
3450
3451 /* disable enable */
3452 #ifndef R_SERIAL0_CTRL__tr_enable__DEFAULT
3453 #define R_SERIAL0_CTRL__tr_enable__DEFAULT disable
3454 #endif
3455
3456 /* disabled active */
3457 #ifndef R_SERIAL0_CTRL__auto_cts__DEFAULT
3458 #define R_SERIAL0_CTRL__auto_cts__DEFAULT disabled
3459 #endif
3460
3461 /* one_bit two_bits */
3462 #ifndef R_SERIAL0_CTRL__stop_bits__DEFAULT
3463 #define R_SERIAL0_CTRL__stop_bits__DEFAULT one_bit
3464 #endif
3465
3466 /* normal stick */
3467 #ifndef R_SERIAL0_CTRL__tr_stick_par__DEFAULT
3468 #define R_SERIAL0_CTRL__tr_stick_par__DEFAULT normal
3469 #endif
3470
3471 /* even odd */
3472 #ifndef R_SERIAL0_CTRL__tr_par__DEFAULT
3473 #define R_SERIAL0_CTRL__tr_par__DEFAULT even
3474 #endif
3475
3476 /* disable enable */
3477 #ifndef R_SERIAL0_CTRL__tr_par_en__DEFAULT
3478 #define R_SERIAL0_CTRL__tr_par_en__DEFAULT disable
3479 #endif
3480
3481 /* tr_7bit tr_8bit */
3482 #ifndef R_SERIAL0_CTRL__tr_bitnr__DEFAULT
3483 #define R_SERIAL0_CTRL__tr_bitnr__DEFAULT tr_7bit
3484 #endif
3485
3486 /* 0 - 0xff */
3487 #ifndef R_SERIAL0_CTRL__data_out__DEFAULT
3488 #define R_SERIAL0_CTRL__data_out__DEFAULT 0
3489 #endif
3490
3491 /*
3492 ** Default values for register R_SERIAL0_REC_CTRL
3493 */
3494
3495 /* ignore stop */
3496 #ifndef R_SERIAL0_REC_CTRL__dma_err__DEFAULT
3497 #define R_SERIAL0_REC_CTRL__dma_err__DEFAULT ignore
3498 #endif
3499
3500 /* disable enable */
3501 #ifndef R_SERIAL0_REC_CTRL__rec_enable__DEFAULT
3502 #define R_SERIAL0_REC_CTRL__rec_enable__DEFAULT disable
3503 #endif
3504
3505 /* inactive active */
3506 #ifndef R_SERIAL0_REC_CTRL__rts___DEFAULT
3507 #define R_SERIAL0_REC_CTRL__rts___DEFAULT inactive
3508 #endif
3509
3510 /* majority middle */
3511 #ifndef R_SERIAL0_REC_CTRL__sampling__DEFAULT
3512 #define R_SERIAL0_REC_CTRL__sampling__DEFAULT majority
3513 #endif
3514
3515 /* normal stick */
3516 #ifndef R_SERIAL0_REC_CTRL__rec_stick_par__DEFAULT
3517 #define R_SERIAL0_REC_CTRL__rec_stick_par__DEFAULT normal
3518 #endif
3519
3520 /* even odd */
3521 #ifndef R_SERIAL0_REC_CTRL__rec_par__DEFAULT
3522 #define R_SERIAL0_REC_CTRL__rec_par__DEFAULT even
3523 #endif
3524
3525 /* disable enable */
3526 #ifndef R_SERIAL0_REC_CTRL__rec_par_en__DEFAULT
3527 #define R_SERIAL0_REC_CTRL__rec_par_en__DEFAULT disable
3528 #endif
3529
3530 /* rec_8bit rec_7bit */
3531 #ifndef R_SERIAL0_REC_CTRL__rec_bitnr__DEFAULT
3532 #define R_SERIAL0_REC_CTRL__rec_bitnr__DEFAULT rec_8bit
3533 #endif
3534
3535 /*
3536 ** Default values for register R_SERIAL0_TR_CTRL
3537 */
3538
3539 /* 0 - 0x1 */
3540 #ifndef R_SERIAL0_TR_CTRL__txd__DEFAULT
3541 #define R_SERIAL0_TR_CTRL__txd__DEFAULT 0
3542 #endif
3543
3544 /* disable enable */
3545 #ifndef R_SERIAL0_TR_CTRL__tr_enable__DEFAULT
3546 #define R_SERIAL0_TR_CTRL__tr_enable__DEFAULT disable
3547 #endif
3548
3549 /* disabled active */
3550 #ifndef R_SERIAL0_TR_CTRL__auto_cts__DEFAULT
3551 #define R_SERIAL0_TR_CTRL__auto_cts__DEFAULT disabled
3552 #endif
3553
3554 /* one_bit two_bits */
3555 #ifndef R_SERIAL0_TR_CTRL__stop_bits__DEFAULT
3556 #define R_SERIAL0_TR_CTRL__stop_bits__DEFAULT one_bit
3557 #endif
3558
3559 /* normal stick */
3560 #ifndef R_SERIAL0_TR_CTRL__tr_stick_par__DEFAULT
3561 #define R_SERIAL0_TR_CTRL__tr_stick_par__DEFAULT normal
3562 #endif
3563
3564 /* even odd */
3565 #ifndef R_SERIAL0_TR_CTRL__tr_par__DEFAULT
3566 #define R_SERIAL0_TR_CTRL__tr_par__DEFAULT even
3567 #endif
3568
3569 /* disable enable */
3570 #ifndef R_SERIAL0_TR_CTRL__tr_par_en__DEFAULT
3571 #define R_SERIAL0_TR_CTRL__tr_par_en__DEFAULT disable
3572 #endif
3573
3574 /* tr_7bit tr_8bit */
3575 #ifndef R_SERIAL0_TR_CTRL__tr_bitnr__DEFAULT
3576 #define R_SERIAL0_TR_CTRL__tr_bitnr__DEFAULT tr_7bit
3577 #endif
3578
3579 /*
3580 ** Default values for register R_SERIAL0_TR_DATA
3581 */
3582
3583 /* 0 - 0xff */
3584 #ifndef R_SERIAL0_TR_DATA__data_out__DEFAULT
3585 #define R_SERIAL0_TR_DATA__data_out__DEFAULT 0
3586 #endif
3587
3588 /*
3589 ** Default values for register R_SERIAL0_XOFF
3590 */
3591
3592 /* stop enable */
3593 #ifndef R_SERIAL0_XOFF__tx_stop__DEFAULT
3594 #define R_SERIAL0_XOFF__tx_stop__DEFAULT stop
3595 #endif
3596
3597 /* disable enable */
3598 #ifndef R_SERIAL0_XOFF__auto_xoff__DEFAULT
3599 #define R_SERIAL0_XOFF__auto_xoff__DEFAULT disable
3600 #endif
3601
3602 /* 0 - 0xff */
3603 #ifndef R_SERIAL0_XOFF__xoff_char__DEFAULT
3604 #define R_SERIAL0_XOFF__xoff_char__DEFAULT 0
3605 #endif
3606
3607 /*
3608 ** Default values for register R_SERIAL1_BAUD
3609 */
3610
3611 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3612 #ifndef R_SERIAL1_BAUD__tr_baud__DEFAULT
3613 #define R_SERIAL1_BAUD__tr_baud__DEFAULT c4800Hz
3614 #endif
3615
3616 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3617 #ifndef R_SERIAL1_BAUD__rec_baud__DEFAULT
3618 #define R_SERIAL1_BAUD__rec_baud__DEFAULT c4800Hz
3619 #endif
3620
3621 /*
3622 ** Default values for register R_SERIAL1_CTRL
3623 */
3624
3625 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3626 #ifndef R_SERIAL1_CTRL__tr_baud__DEFAULT
3627 #define R_SERIAL1_CTRL__tr_baud__DEFAULT c4800Hz
3628 #endif
3629
3630 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3631 #ifndef R_SERIAL1_CTRL__rec_baud__DEFAULT
3632 #define R_SERIAL1_CTRL__rec_baud__DEFAULT c4800Hz
3633 #endif
3634
3635 /* ignore stop */
3636 #ifndef R_SERIAL1_CTRL__dma_err__DEFAULT
3637 #define R_SERIAL1_CTRL__dma_err__DEFAULT ignore
3638 #endif
3639
3640 /* disable enable */
3641 #ifndef R_SERIAL1_CTRL__rec_enable__DEFAULT
3642 #define R_SERIAL1_CTRL__rec_enable__DEFAULT disable
3643 #endif
3644
3645 /* inactive active */
3646 #ifndef R_SERIAL1_CTRL__rts___DEFAULT
3647 #define R_SERIAL1_CTRL__rts___DEFAULT inactive
3648 #endif
3649
3650 /* majority middle */
3651 #ifndef R_SERIAL1_CTRL__sampling__DEFAULT
3652 #define R_SERIAL1_CTRL__sampling__DEFAULT majority
3653 #endif
3654
3655 /* normal stick */
3656 #ifndef R_SERIAL1_CTRL__rec_stick_par__DEFAULT
3657 #define R_SERIAL1_CTRL__rec_stick_par__DEFAULT normal
3658 #endif
3659
3660 /* even odd */
3661 #ifndef R_SERIAL1_CTRL__rec_par__DEFAULT
3662 #define R_SERIAL1_CTRL__rec_par__DEFAULT even
3663 #endif
3664
3665 /* disable enable */
3666 #ifndef R_SERIAL1_CTRL__rec_par_en__DEFAULT
3667 #define R_SERIAL1_CTRL__rec_par_en__DEFAULT disable
3668 #endif
3669
3670 /* rec_8bit rec_7bit */
3671 #ifndef R_SERIAL1_CTRL__rec_bitnr__DEFAULT
3672 #define R_SERIAL1_CTRL__rec_bitnr__DEFAULT rec_8bit
3673 #endif
3674
3675 /* 0 - 0x1 */
3676 #ifndef R_SERIAL1_CTRL__txd__DEFAULT
3677 #define R_SERIAL1_CTRL__txd__DEFAULT 0
3678 #endif
3679
3680 /* disable enable */
3681 #ifndef R_SERIAL1_CTRL__tr_enable__DEFAULT
3682 #define R_SERIAL1_CTRL__tr_enable__DEFAULT disable
3683 #endif
3684
3685 /* disabled active */
3686 #ifndef R_SERIAL1_CTRL__auto_cts__DEFAULT
3687 #define R_SERIAL1_CTRL__auto_cts__DEFAULT disabled
3688 #endif
3689
3690 /* one_bit two_bits */
3691 #ifndef R_SERIAL1_CTRL__stop_bits__DEFAULT
3692 #define R_SERIAL1_CTRL__stop_bits__DEFAULT one_bit
3693 #endif
3694
3695 /* normal stick */
3696 #ifndef R_SERIAL1_CTRL__tr_stick_par__DEFAULT
3697 #define R_SERIAL1_CTRL__tr_stick_par__DEFAULT normal
3698 #endif
3699
3700 /* even odd */
3701 #ifndef R_SERIAL1_CTRL__tr_par__DEFAULT
3702 #define R_SERIAL1_CTRL__tr_par__DEFAULT even
3703 #endif
3704
3705 /* disable enable */
3706 #ifndef R_SERIAL1_CTRL__tr_par_en__DEFAULT
3707 #define R_SERIAL1_CTRL__tr_par_en__DEFAULT disable
3708 #endif
3709
3710 /* tr_7bit tr_8bit */
3711 #ifndef R_SERIAL1_CTRL__tr_bitnr__DEFAULT
3712 #define R_SERIAL1_CTRL__tr_bitnr__DEFAULT tr_7bit
3713 #endif
3714
3715 /* 0 - 0xff */
3716 #ifndef R_SERIAL1_CTRL__data_out__DEFAULT
3717 #define R_SERIAL1_CTRL__data_out__DEFAULT 0
3718 #endif
3719
3720 /*
3721 ** Default values for register R_SERIAL1_REC_CTRL
3722 */
3723
3724 /* ignore stop */
3725 #ifndef R_SERIAL1_REC_CTRL__dma_err__DEFAULT
3726 #define R_SERIAL1_REC_CTRL__dma_err__DEFAULT ignore
3727 #endif
3728
3729 /* disable enable */
3730 #ifndef R_SERIAL1_REC_CTRL__rec_enable__DEFAULT
3731 #define R_SERIAL1_REC_CTRL__rec_enable__DEFAULT disable
3732 #endif
3733
3734 /* inactive active */
3735 #ifndef R_SERIAL1_REC_CTRL__rts___DEFAULT
3736 #define R_SERIAL1_REC_CTRL__rts___DEFAULT inactive
3737 #endif
3738
3739 /* majority middle */
3740 #ifndef R_SERIAL1_REC_CTRL__sampling__DEFAULT
3741 #define R_SERIAL1_REC_CTRL__sampling__DEFAULT majority
3742 #endif
3743
3744 /* normal stick */
3745 #ifndef R_SERIAL1_REC_CTRL__rec_stick_par__DEFAULT
3746 #define R_SERIAL1_REC_CTRL__rec_stick_par__DEFAULT normal
3747 #endif
3748
3749 /* even odd */
3750 #ifndef R_SERIAL1_REC_CTRL__rec_par__DEFAULT
3751 #define R_SERIAL1_REC_CTRL__rec_par__DEFAULT even
3752 #endif
3753
3754 /* disable enable */
3755 #ifndef R_SERIAL1_REC_CTRL__rec_par_en__DEFAULT
3756 #define R_SERIAL1_REC_CTRL__rec_par_en__DEFAULT disable
3757 #endif
3758
3759 /* rec_8bit rec_7bit */
3760 #ifndef R_SERIAL1_REC_CTRL__rec_bitnr__DEFAULT
3761 #define R_SERIAL1_REC_CTRL__rec_bitnr__DEFAULT rec_8bit
3762 #endif
3763
3764 /*
3765 ** Default values for register R_SERIAL1_TR_CTRL
3766 */
3767
3768 /* 0 - 0x1 */
3769 #ifndef R_SERIAL1_TR_CTRL__txd__DEFAULT
3770 #define R_SERIAL1_TR_CTRL__txd__DEFAULT 0
3771 #endif
3772
3773 /* disable enable */
3774 #ifndef R_SERIAL1_TR_CTRL__tr_enable__DEFAULT
3775 #define R_SERIAL1_TR_CTRL__tr_enable__DEFAULT disable
3776 #endif
3777
3778 /* disabled active */
3779 #ifndef R_SERIAL1_TR_CTRL__auto_cts__DEFAULT
3780 #define R_SERIAL1_TR_CTRL__auto_cts__DEFAULT disabled
3781 #endif
3782
3783 /* one_bit two_bits */
3784 #ifndef R_SERIAL1_TR_CTRL__stop_bits__DEFAULT
3785 #define R_SERIAL1_TR_CTRL__stop_bits__DEFAULT one_bit
3786 #endif
3787
3788 /* normal stick */
3789 #ifndef R_SERIAL1_TR_CTRL__tr_stick_par__DEFAULT
3790 #define R_SERIAL1_TR_CTRL__tr_stick_par__DEFAULT normal
3791 #endif
3792
3793 /* even odd */
3794 #ifndef R_SERIAL1_TR_CTRL__tr_par__DEFAULT
3795 #define R_SERIAL1_TR_CTRL__tr_par__DEFAULT even
3796 #endif
3797
3798 /* disable enable */
3799 #ifndef R_SERIAL1_TR_CTRL__tr_par_en__DEFAULT
3800 #define R_SERIAL1_TR_CTRL__tr_par_en__DEFAULT disable
3801 #endif
3802
3803 /* tr_7bit tr_8bit */
3804 #ifndef R_SERIAL1_TR_CTRL__tr_bitnr__DEFAULT
3805 #define R_SERIAL1_TR_CTRL__tr_bitnr__DEFAULT tr_7bit
3806 #endif
3807
3808 /*
3809 ** Default values for register R_SERIAL1_TR_DATA
3810 */
3811
3812 /* 0 - 0xff */
3813 #ifndef R_SERIAL1_TR_DATA__data_out__DEFAULT
3814 #define R_SERIAL1_TR_DATA__data_out__DEFAULT 0
3815 #endif
3816
3817 /*
3818 ** Default values for register R_SERIAL1_XOFF
3819 */
3820
3821 /* stop enable */
3822 #ifndef R_SERIAL1_XOFF__tx_stop__DEFAULT
3823 #define R_SERIAL1_XOFF__tx_stop__DEFAULT stop
3824 #endif
3825
3826 /* disable enable */
3827 #ifndef R_SERIAL1_XOFF__auto_xoff__DEFAULT
3828 #define R_SERIAL1_XOFF__auto_xoff__DEFAULT disable
3829 #endif
3830
3831 /* 0 - 0xff */
3832 #ifndef R_SERIAL1_XOFF__xoff_char__DEFAULT
3833 #define R_SERIAL1_XOFF__xoff_char__DEFAULT 0
3834 #endif
3835
3836 /*
3837 ** Default values for register R_SERIAL2_BAUD
3838 */
3839
3840 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3841 #ifndef R_SERIAL2_BAUD__tr_baud__DEFAULT
3842 #define R_SERIAL2_BAUD__tr_baud__DEFAULT c4800Hz
3843 #endif
3844
3845 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3846 #ifndef R_SERIAL2_BAUD__rec_baud__DEFAULT
3847 #define R_SERIAL2_BAUD__rec_baud__DEFAULT c4800Hz
3848 #endif
3849
3850 /*
3851 ** Default values for register R_SERIAL2_CTRL
3852 */
3853
3854 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3855 #ifndef R_SERIAL2_CTRL__tr_baud__DEFAULT
3856 #define R_SERIAL2_CTRL__tr_baud__DEFAULT c4800Hz
3857 #endif
3858
3859 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
3860 #ifndef R_SERIAL2_CTRL__rec_baud__DEFAULT
3861 #define R_SERIAL2_CTRL__rec_baud__DEFAULT c4800Hz
3862 #endif
3863
3864 /* ignore stop */
3865 #ifndef R_SERIAL2_CTRL__dma_err__DEFAULT
3866 #define R_SERIAL2_CTRL__dma_err__DEFAULT ignore
3867 #endif
3868
3869 /* disable enable */
3870 #ifndef R_SERIAL2_CTRL__rec_enable__DEFAULT
3871 #define R_SERIAL2_CTRL__rec_enable__DEFAULT disable
3872 #endif
3873
3874 /* inactive active */
3875 #ifndef R_SERIAL2_CTRL__rts___DEFAULT
3876 #define R_SERIAL2_CTRL__rts___DEFAULT inactive
3877 #endif
3878
3879 /* majority middle */
3880 #ifndef R_SERIAL2_CTRL__sampling__DEFAULT
3881 #define R_SERIAL2_CTRL__sampling__DEFAULT majority
3882 #endif
3883
3884 /* normal stick */
3885 #ifndef R_SERIAL2_CTRL__rec_stick_par__DEFAULT
3886 #define R_SERIAL2_CTRL__rec_stick_par__DEFAULT normal
3887 #endif
3888
3889 /* even odd */
3890 #ifndef R_SERIAL2_CTRL__rec_par__DEFAULT
3891 #define R_SERIAL2_CTRL__rec_par__DEFAULT even
3892 #endif
3893
3894 /* disable enable */
3895 #ifndef R_SERIAL2_CTRL__rec_par_en__DEFAULT
3896 #define R_SERIAL2_CTRL__rec_par_en__DEFAULT disable
3897 #endif
3898
3899 /* rec_8bit rec_7bit */
3900 #ifndef R_SERIAL2_CTRL__rec_bitnr__DEFAULT
3901 #define R_SERIAL2_CTRL__rec_bitnr__DEFAULT rec_8bit
3902 #endif
3903
3904 /* 0 - 0x1 */
3905 #ifndef R_SERIAL2_CTRL__txd__DEFAULT
3906 #define R_SERIAL2_CTRL__txd__DEFAULT 0
3907 #endif
3908
3909 /* disable enable */
3910 #ifndef R_SERIAL2_CTRL__tr_enable__DEFAULT
3911 #define R_SERIAL2_CTRL__tr_enable__DEFAULT disable
3912 #endif
3913
3914 /* disabled active */
3915 #ifndef R_SERIAL2_CTRL__auto_cts__DEFAULT
3916 #define R_SERIAL2_CTRL__auto_cts__DEFAULT disabled
3917 #endif
3918
3919 /* one_bit two_bits */
3920 #ifndef R_SERIAL2_CTRL__stop_bits__DEFAULT
3921 #define R_SERIAL2_CTRL__stop_bits__DEFAULT one_bit
3922 #endif
3923
3924 /* normal stick */
3925 #ifndef R_SERIAL2_CTRL__tr_stick_par__DEFAULT
3926 #define R_SERIAL2_CTRL__tr_stick_par__DEFAULT normal
3927 #endif
3928
3929 /* even odd */
3930 #ifndef R_SERIAL2_CTRL__tr_par__DEFAULT
3931 #define R_SERIAL2_CTRL__tr_par__DEFAULT even
3932 #endif
3933
3934 /* disable enable */
3935 #ifndef R_SERIAL2_CTRL__tr_par_en__DEFAULT
3936 #define R_SERIAL2_CTRL__tr_par_en__DEFAULT disable
3937 #endif
3938
3939 /* tr_7bit tr_8bit */
3940 #ifndef R_SERIAL2_CTRL__tr_bitnr__DEFAULT
3941 #define R_SERIAL2_CTRL__tr_bitnr__DEFAULT tr_7bit
3942 #endif
3943
3944 /* 0 - 0xff */
3945 #ifndef R_SERIAL2_CTRL__data_out__DEFAULT
3946 #define R_SERIAL2_CTRL__data_out__DEFAULT 0
3947 #endif
3948
3949 /*
3950 ** Default values for register R_SERIAL2_REC_CTRL
3951 */
3952
3953 /* ignore stop */
3954 #ifndef R_SERIAL2_REC_CTRL__dma_err__DEFAULT
3955 #define R_SERIAL2_REC_CTRL__dma_err__DEFAULT ignore
3956 #endif
3957
3958 /* disable enable */
3959 #ifndef R_SERIAL2_REC_CTRL__rec_enable__DEFAULT
3960 #define R_SERIAL2_REC_CTRL__rec_enable__DEFAULT disable
3961 #endif
3962
3963 /* inactive active */
3964 #ifndef R_SERIAL2_REC_CTRL__rts___DEFAULT
3965 #define R_SERIAL2_REC_CTRL__rts___DEFAULT inactive
3966 #endif
3967
3968 /* majority middle */
3969 #ifndef R_SERIAL2_REC_CTRL__sampling__DEFAULT
3970 #define R_SERIAL2_REC_CTRL__sampling__DEFAULT majority
3971 #endif
3972
3973 /* normal stick */
3974 #ifndef R_SERIAL2_REC_CTRL__rec_stick_par__DEFAULT
3975 #define R_SERIAL2_REC_CTRL__rec_stick_par__DEFAULT normal
3976 #endif
3977
3978 /* even odd */
3979 #ifndef R_SERIAL2_REC_CTRL__rec_par__DEFAULT
3980 #define R_SERIAL2_REC_CTRL__rec_par__DEFAULT even
3981 #endif
3982
3983 /* disable enable */
3984 #ifndef R_SERIAL2_REC_CTRL__rec_par_en__DEFAULT
3985 #define R_SERIAL2_REC_CTRL__rec_par_en__DEFAULT disable
3986 #endif
3987
3988 /* rec_8bit rec_7bit */
3989 #ifndef R_SERIAL2_REC_CTRL__rec_bitnr__DEFAULT
3990 #define R_SERIAL2_REC_CTRL__rec_bitnr__DEFAULT rec_8bit
3991 #endif
3992
3993 /*
3994 ** Default values for register R_SERIAL2_TR_CTRL
3995 */
3996
3997 /* 0 - 0x1 */
3998 #ifndef R_SERIAL2_TR_CTRL__txd__DEFAULT
3999 #define R_SERIAL2_TR_CTRL__txd__DEFAULT 0
4000 #endif
4001
4002 /* disable enable */
4003 #ifndef R_SERIAL2_TR_CTRL__tr_enable__DEFAULT
4004 #define R_SERIAL2_TR_CTRL__tr_enable__DEFAULT disable
4005 #endif
4006
4007 /* disabled active */
4008 #ifndef R_SERIAL2_TR_CTRL__auto_cts__DEFAULT
4009 #define R_SERIAL2_TR_CTRL__auto_cts__DEFAULT disabled
4010 #endif
4011
4012 /* one_bit two_bits */
4013 #ifndef R_SERIAL2_TR_CTRL__stop_bits__DEFAULT
4014 #define R_SERIAL2_TR_CTRL__stop_bits__DEFAULT one_bit
4015 #endif
4016
4017 /* normal stick */
4018 #ifndef R_SERIAL2_TR_CTRL__tr_stick_par__DEFAULT
4019 #define R_SERIAL2_TR_CTRL__tr_stick_par__DEFAULT normal
4020 #endif
4021
4022 /* even odd */
4023 #ifndef R_SERIAL2_TR_CTRL__tr_par__DEFAULT
4024 #define R_SERIAL2_TR_CTRL__tr_par__DEFAULT even
4025 #endif
4026
4027 /* disable enable */
4028 #ifndef R_SERIAL2_TR_CTRL__tr_par_en__DEFAULT
4029 #define R_SERIAL2_TR_CTRL__tr_par_en__DEFAULT disable
4030 #endif
4031
4032 /* tr_7bit tr_8bit */
4033 #ifndef R_SERIAL2_TR_CTRL__tr_bitnr__DEFAULT
4034 #define R_SERIAL2_TR_CTRL__tr_bitnr__DEFAULT tr_7bit
4035 #endif
4036
4037 /*
4038 ** Default values for register R_SERIAL2_TR_DATA
4039 */
4040
4041 /* 0 - 0xff */
4042 #ifndef R_SERIAL2_TR_DATA__data_out__DEFAULT
4043 #define R_SERIAL2_TR_DATA__data_out__DEFAULT 0
4044 #endif
4045
4046 /*
4047 ** Default values for register R_SERIAL2_XOFF
4048 */
4049
4050 /* stop enable */
4051 #ifndef R_SERIAL2_XOFF__tx_stop__DEFAULT
4052 #define R_SERIAL2_XOFF__tx_stop__DEFAULT stop
4053 #endif
4054
4055 /* disable enable */
4056 #ifndef R_SERIAL2_XOFF__auto_xoff__DEFAULT
4057 #define R_SERIAL2_XOFF__auto_xoff__DEFAULT disable
4058 #endif
4059
4060 /* 0 - 0xff */
4061 #ifndef R_SERIAL2_XOFF__xoff_char__DEFAULT
4062 #define R_SERIAL2_XOFF__xoff_char__DEFAULT 0
4063 #endif
4064
4065 /*
4066 ** Default values for register R_SERIAL3_BAUD
4067 */
4068
4069 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
4070 #ifndef R_SERIAL3_BAUD__tr_baud__DEFAULT
4071 #define R_SERIAL3_BAUD__tr_baud__DEFAULT c4800Hz
4072 #endif
4073
4074 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
4075 #ifndef R_SERIAL3_BAUD__rec_baud__DEFAULT
4076 #define R_SERIAL3_BAUD__rec_baud__DEFAULT c4800Hz
4077 #endif
4078
4079 /*
4080 ** Default values for register R_SERIAL3_CTRL
4081 */
4082
4083 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
4084 #ifndef R_SERIAL3_CTRL__tr_baud__DEFAULT
4085 #define R_SERIAL3_CTRL__tr_baud__DEFAULT c4800Hz
4086 #endif
4087
4088 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
4089 #ifndef R_SERIAL3_CTRL__rec_baud__DEFAULT
4090 #define R_SERIAL3_CTRL__rec_baud__DEFAULT c4800Hz
4091 #endif
4092
4093 /* ignore stop */
4094 #ifndef R_SERIAL3_CTRL__dma_err__DEFAULT
4095 #define R_SERIAL3_CTRL__dma_err__DEFAULT ignore
4096 #endif
4097
4098 /* disable enable */
4099 #ifndef R_SERIAL3_CTRL__rec_enable__DEFAULT
4100 #define R_SERIAL3_CTRL__rec_enable__DEFAULT disable
4101 #endif
4102
4103 /* inactive active */
4104 #ifndef R_SERIAL3_CTRL__rts___DEFAULT
4105 #define R_SERIAL3_CTRL__rts___DEFAULT inactive
4106 #endif
4107
4108 /* majority middle */
4109 #ifndef R_SERIAL3_CTRL__sampling__DEFAULT
4110 #define R_SERIAL3_CTRL__sampling__DEFAULT majority
4111 #endif
4112
4113 /* normal stick */
4114 #ifndef R_SERIAL3_CTRL__rec_stick_par__DEFAULT
4115 #define R_SERIAL3_CTRL__rec_stick_par__DEFAULT normal
4116 #endif
4117
4118 /* even odd */
4119 #ifndef R_SERIAL3_CTRL__rec_par__DEFAULT
4120 #define R_SERIAL3_CTRL__rec_par__DEFAULT even
4121 #endif
4122
4123 /* disable enable */
4124 #ifndef R_SERIAL3_CTRL__rec_par_en__DEFAULT
4125 #define R_SERIAL3_CTRL__rec_par_en__DEFAULT disable
4126 #endif
4127
4128 /* rec_8bit rec_7bit */
4129 #ifndef R_SERIAL3_CTRL__rec_bitnr__DEFAULT
4130 #define R_SERIAL3_CTRL__rec_bitnr__DEFAULT rec_8bit
4131 #endif
4132
4133 /* 0 - 0x1 */
4134 #ifndef R_SERIAL3_CTRL__txd__DEFAULT
4135 #define R_SERIAL3_CTRL__txd__DEFAULT 0
4136 #endif
4137
4138 /* disable enable */
4139 #ifndef R_SERIAL3_CTRL__tr_enable__DEFAULT
4140 #define R_SERIAL3_CTRL__tr_enable__DEFAULT disable
4141 #endif
4142
4143 /* disabled active */
4144 #ifndef R_SERIAL3_CTRL__auto_cts__DEFAULT
4145 #define R_SERIAL3_CTRL__auto_cts__DEFAULT disabled
4146 #endif
4147
4148 /* one_bit two_bits */
4149 #ifndef R_SERIAL3_CTRL__stop_bits__DEFAULT
4150 #define R_SERIAL3_CTRL__stop_bits__DEFAULT one_bit
4151 #endif
4152
4153 /* normal stick */
4154 #ifndef R_SERIAL3_CTRL__tr_stick_par__DEFAULT
4155 #define R_SERIAL3_CTRL__tr_stick_par__DEFAULT normal
4156 #endif
4157
4158 /* even odd */
4159 #ifndef R_SERIAL3_CTRL__tr_par__DEFAULT
4160 #define R_SERIAL3_CTRL__tr_par__DEFAULT even
4161 #endif
4162
4163 /* disable enable */
4164 #ifndef R_SERIAL3_CTRL__tr_par_en__DEFAULT
4165 #define R_SERIAL3_CTRL__tr_par_en__DEFAULT disable
4166 #endif
4167
4168 /* tr_7bit tr_8bit */
4169 #ifndef R_SERIAL3_CTRL__tr_bitnr__DEFAULT
4170 #define R_SERIAL3_CTRL__tr_bitnr__DEFAULT tr_7bit
4171 #endif
4172
4173 /* 0 - 0xff */
4174 #ifndef R_SERIAL3_CTRL__data_out__DEFAULT
4175 #define R_SERIAL3_CTRL__data_out__DEFAULT 0
4176 #endif
4177
4178 /*
4179 ** Default values for register R_SERIAL3_REC_CTRL
4180 */
4181
4182 /* ignore stop */
4183 #ifndef R_SERIAL3_REC_CTRL__dma_err__DEFAULT
4184 #define R_SERIAL3_REC_CTRL__dma_err__DEFAULT ignore
4185 #endif
4186
4187 /* disable enable */
4188 #ifndef R_SERIAL3_REC_CTRL__rec_enable__DEFAULT
4189 #define R_SERIAL3_REC_CTRL__rec_enable__DEFAULT disable
4190 #endif
4191
4192 /* inactive active */
4193 #ifndef R_SERIAL3_REC_CTRL__rts___DEFAULT
4194 #define R_SERIAL3_REC_CTRL__rts___DEFAULT inactive
4195 #endif
4196
4197 /* majority middle */
4198 #ifndef R_SERIAL3_REC_CTRL__sampling__DEFAULT
4199 #define R_SERIAL3_REC_CTRL__sampling__DEFAULT majority
4200 #endif
4201
4202 /* normal stick */
4203 #ifndef R_SERIAL3_REC_CTRL__rec_stick_par__DEFAULT
4204 #define R_SERIAL3_REC_CTRL__rec_stick_par__DEFAULT normal
4205 #endif
4206
4207 /* even odd */
4208 #ifndef R_SERIAL3_REC_CTRL__rec_par__DEFAULT
4209 #define R_SERIAL3_REC_CTRL__rec_par__DEFAULT even
4210 #endif
4211
4212 /* disable enable */
4213 #ifndef R_SERIAL3_REC_CTRL__rec_par_en__DEFAULT
4214 #define R_SERIAL3_REC_CTRL__rec_par_en__DEFAULT disable
4215 #endif
4216
4217 /* rec_8bit rec_7bit */
4218 #ifndef R_SERIAL3_REC_CTRL__rec_bitnr__DEFAULT
4219 #define R_SERIAL3_REC_CTRL__rec_bitnr__DEFAULT rec_8bit
4220 #endif
4221
4222 /*
4223 ** Default values for register R_SERIAL3_TR_CTRL
4224 */
4225
4226 /* 0 - 0x1 */
4227 #ifndef R_SERIAL3_TR_CTRL__txd__DEFAULT
4228 #define R_SERIAL3_TR_CTRL__txd__DEFAULT 0
4229 #endif
4230
4231 /* disable enable */
4232 #ifndef R_SERIAL3_TR_CTRL__tr_enable__DEFAULT
4233 #define R_SERIAL3_TR_CTRL__tr_enable__DEFAULT disable
4234 #endif
4235
4236 /* disabled active */
4237 #ifndef R_SERIAL3_TR_CTRL__auto_cts__DEFAULT
4238 #define R_SERIAL3_TR_CTRL__auto_cts__DEFAULT disabled
4239 #endif
4240
4241 /* one_bit two_bits */
4242 #ifndef R_SERIAL3_TR_CTRL__stop_bits__DEFAULT
4243 #define R_SERIAL3_TR_CTRL__stop_bits__DEFAULT one_bit
4244 #endif
4245
4246 /* normal stick */
4247 #ifndef R_SERIAL3_TR_CTRL__tr_stick_par__DEFAULT
4248 #define R_SERIAL3_TR_CTRL__tr_stick_par__DEFAULT normal
4249 #endif
4250
4251 /* even odd */
4252 #ifndef R_SERIAL3_TR_CTRL__tr_par__DEFAULT
4253 #define R_SERIAL3_TR_CTRL__tr_par__DEFAULT even
4254 #endif
4255
4256 /* disable enable */
4257 #ifndef R_SERIAL3_TR_CTRL__tr_par_en__DEFAULT
4258 #define R_SERIAL3_TR_CTRL__tr_par_en__DEFAULT disable
4259 #endif
4260
4261 /* tr_7bit tr_8bit */
4262 #ifndef R_SERIAL3_TR_CTRL__tr_bitnr__DEFAULT
4263 #define R_SERIAL3_TR_CTRL__tr_bitnr__DEFAULT tr_7bit
4264 #endif
4265
4266 /*
4267 ** Default values for register R_SERIAL3_TR_DATA
4268 */
4269
4270 /* 0 - 0xff */
4271 #ifndef R_SERIAL3_TR_DATA__data_out__DEFAULT
4272 #define R_SERIAL3_TR_DATA__data_out__DEFAULT 0
4273 #endif
4274
4275 /*
4276 ** Default values for register R_SERIAL3_XOFF
4277 */
4278
4279 /* stop enable */
4280 #ifndef R_SERIAL3_XOFF__tx_stop__DEFAULT
4281 #define R_SERIAL3_XOFF__tx_stop__DEFAULT stop
4282 #endif
4283
4284 /* disable enable */
4285 #ifndef R_SERIAL3_XOFF__auto_xoff__DEFAULT
4286 #define R_SERIAL3_XOFF__auto_xoff__DEFAULT disable
4287 #endif
4288
4289 /* 0 - 0xff */
4290 #ifndef R_SERIAL3_XOFF__xoff_char__DEFAULT
4291 #define R_SERIAL3_XOFF__xoff_char__DEFAULT 0
4292 #endif
4293
4294 /*
4295 ** Default values for register R_SERIAL_PRESCALE
4296 */
4297
4298 /* 0 - 0xffff */
4299 #ifndef R_SERIAL_PRESCALE__ser_presc__DEFAULT
4300 #define R_SERIAL_PRESCALE__ser_presc__DEFAULT 0
4301 #endif
4302
4303 /*
4304 ** Default values for register R_SET_EOP
4305 */
4306
4307 /* set nop */
4308 #ifndef R_SET_EOP__ch9_eop__DEFAULT
4309 #define R_SET_EOP__ch9_eop__DEFAULT set
4310 #endif
4311
4312 /* set nop */
4313 #ifndef R_SET_EOP__ch7_eop__DEFAULT
4314 #define R_SET_EOP__ch7_eop__DEFAULT set
4315 #endif
4316
4317 /* set nop */
4318 #ifndef R_SET_EOP__ch5_eop__DEFAULT
4319 #define R_SET_EOP__ch5_eop__DEFAULT set
4320 #endif
4321
4322 /* set nop */
4323 #ifndef R_SET_EOP__ch3_eop__DEFAULT
4324 #define R_SET_EOP__ch3_eop__DEFAULT set
4325 #endif
4326
4327 /*
4328 ** Default values for register R_SHARED_RAM_ADDR
4329 */
4330
4331 /* 0 - 0x3fffff */
4332 #ifndef R_SHARED_RAM_ADDR__base_addr__DEFAULT
4333 #define R_SHARED_RAM_ADDR__base_addr__DEFAULT 0
4334 #endif
4335
4336 /*
4337 ** Default values for register R_SHARED_RAM_CONFIG
4338 */
4339
4340 /* word byte */
4341 #ifndef R_SHARED_RAM_CONFIG__width__DEFAULT
4342 #define R_SHARED_RAM_CONFIG__width__DEFAULT word
4343 #endif
4344
4345 /* yes no */
4346 #ifndef R_SHARED_RAM_CONFIG__enable__DEFAULT
4347 #define R_SHARED_RAM_CONFIG__enable__DEFAULT yes
4348 #endif
4349
4350 /* int nop */
4351 #ifndef R_SHARED_RAM_CONFIG__pint__DEFAULT
4352 #define R_SHARED_RAM_CONFIG__pint__DEFAULT int
4353 #endif
4354
4355 /* clr nop */
4356 #ifndef R_SHARED_RAM_CONFIG__clri__DEFAULT
4357 #define R_SHARED_RAM_CONFIG__clri__DEFAULT clr
4358 #endif
4359
4360 /*
4361 ** Default values for register R_SINGLE_STEP
4362 */
4363
4364 /* off on */
4365 #ifndef R_SINGLE_STEP__single_step__DEFAULT
4366 #define R_SINGLE_STEP__single_step__DEFAULT off
4367 #endif
4368
4369 /* off on */
4370 #ifndef R_SINGLE_STEP__step_wr__DEFAULT
4371 #define R_SINGLE_STEP__step_wr__DEFAULT off
4372 #endif
4373
4374 /* off on */
4375 #ifndef R_SINGLE_STEP__step_rd__DEFAULT
4376 #define R_SINGLE_STEP__step_rd__DEFAULT off
4377 #endif
4378
4379 /* off on */
4380 #ifndef R_SINGLE_STEP__step_fetch__DEFAULT
4381 #define R_SINGLE_STEP__step_fetch__DEFAULT off
4382 #endif
4383
4384 /*
4385 ** Default values for register R_SYNC_SERIAL1_CTRL
4386 */
4387
4388 /* c4800Hz c921k6Hz c460k8Hz c57k6Hz c28k8Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c3125kHz c150Hz c600Hz c2400Hz c19k2Hz */
4389 #ifndef R_SYNC_SERIAL1_CTRL__tr_baud__DEFAULT
4390 #define R_SYNC_SERIAL1_CTRL__tr_baud__DEFAULT c4800Hz
4391 #endif
4392
4393 /* off on */
4394 #ifndef R_SYNC_SERIAL1_CTRL__dma_enable__DEFAULT
4395 #define R_SYNC_SERIAL1_CTRL__dma_enable__DEFAULT off
4396 #endif
4397
4398 /* slave_input master_input slave_output slave_bidir master_output master_bidir */
4399 #ifndef R_SYNC_SERIAL1_CTRL__mode__DEFAULT
4400 #define R_SYNC_SERIAL1_CTRL__mode__DEFAULT slave_input
4401 #endif
4402
4403 /* normal ignore */
4404 #ifndef R_SYNC_SERIAL1_CTRL__error__DEFAULT
4405 #define R_SYNC_SERIAL1_CTRL__error__DEFAULT normal
4406 #endif
4407
4408 /* disable enable */
4409 #ifndef R_SYNC_SERIAL1_CTRL__rec_enable__DEFAULT
4410 #define R_SYNC_SERIAL1_CTRL__rec_enable__DEFAULT disable
4411 #endif
4412
4413 /* normal early */
4414 #ifndef R_SYNC_SERIAL1_CTRL__f_synctype__DEFAULT
4415 #define R_SYNC_SERIAL1_CTRL__f_synctype__DEFAULT normal
4416 #endif
4417
4418 /* extended word bit */
4419 #ifndef R_SYNC_SERIAL1_CTRL__f_syncsize__DEFAULT
4420 #define R_SYNC_SERIAL1_CTRL__f_syncsize__DEFAULT extended
4421 #endif
4422
4423 /* off on */
4424 #ifndef R_SYNC_SERIAL1_CTRL__f_sync__DEFAULT
4425 #define R_SYNC_SERIAL1_CTRL__f_sync__DEFAULT off
4426 #endif
4427
4428 /* normal gated */
4429 #ifndef R_SYNC_SERIAL1_CTRL__clk_mode__DEFAULT
4430 #define R_SYNC_SERIAL1_CTRL__clk_mode__DEFAULT normal
4431 #endif
4432
4433 /* running stopped */
4434 #ifndef R_SYNC_SERIAL1_CTRL__clk_halt__DEFAULT
4435 #define R_SYNC_SERIAL1_CTRL__clk_halt__DEFAULT running
4436 #endif
4437
4438 /* lsb msb */
4439 #ifndef R_SYNC_SERIAL1_CTRL__bitorder__DEFAULT
4440 #define R_SYNC_SERIAL1_CTRL__bitorder__DEFAULT lsb
4441 #endif
4442
4443 /* disable enable */
4444 #ifndef R_SYNC_SERIAL1_CTRL__tr_enable__DEFAULT
4445 #define R_SYNC_SERIAL1_CTRL__tr_enable__DEFAULT disable
4446 #endif
4447
4448 /* size24bit size16bit size8bit size12bit size32bit */
4449 #ifndef R_SYNC_SERIAL1_CTRL__wordsize__DEFAULT
4450 #define R_SYNC_SERIAL1_CTRL__wordsize__DEFAULT size24bit
4451 #endif
4452
4453 /* lmt_0 lmt_8 */
4454 #ifndef R_SYNC_SERIAL1_CTRL__buf_empty__DEFAULT
4455 #define R_SYNC_SERIAL1_CTRL__buf_empty__DEFAULT lmt_0
4456 #endif
4457
4458 /* lmt_32 lmt_8 */
4459 #ifndef R_SYNC_SERIAL1_CTRL__buf_full__DEFAULT
4460 #define R_SYNC_SERIAL1_CTRL__buf_full__DEFAULT lmt_32
4461 #endif
4462
4463 /* disabled enabled */
4464 #ifndef R_SYNC_SERIAL1_CTRL__flow_ctrl__DEFAULT
4465 #define R_SYNC_SERIAL1_CTRL__flow_ctrl__DEFAULT disabled
4466 #endif
4467
4468 /* neg pos */
4469 #ifndef R_SYNC_SERIAL1_CTRL__clk_polarity__DEFAULT
4470 #define R_SYNC_SERIAL1_CTRL__clk_polarity__DEFAULT neg
4471 #endif
4472
4473 /* inverted normal */
4474 #ifndef R_SYNC_SERIAL1_CTRL__frame_polarity__DEFAULT
4475 #define R_SYNC_SERIAL1_CTRL__frame_polarity__DEFAULT inverted
4476 #endif
4477
4478 /* inverted normal */
4479 #ifndef R_SYNC_SERIAL1_CTRL__status_polarity__DEFAULT
4480 #define R_SYNC_SERIAL1_CTRL__status_polarity__DEFAULT inverted
4481 #endif
4482
4483 /* inverted normal */
4484 #ifndef R_SYNC_SERIAL1_CTRL__clk_driver__DEFAULT
4485 #define R_SYNC_SERIAL1_CTRL__clk_driver__DEFAULT inverted
4486 #endif
4487
4488 /* inverted normal */
4489 #ifndef R_SYNC_SERIAL1_CTRL__frame_driver__DEFAULT
4490 #define R_SYNC_SERIAL1_CTRL__frame_driver__DEFAULT inverted
4491 #endif
4492
4493 /* inverted normal */
4494 #ifndef R_SYNC_SERIAL1_CTRL__status_driver__DEFAULT
4495 #define R_SYNC_SERIAL1_CTRL__status_driver__DEFAULT inverted
4496 #endif
4497
4498 /* high low */
4499 #ifndef R_SYNC_SERIAL1_CTRL__def_out0__DEFAULT
4500 #define R_SYNC_SERIAL1_CTRL__def_out0__DEFAULT high
4501 #endif
4502
4503 /*
4504 ** Default values for register R_SYNC_SERIAL1_TR_BYTE
4505 */
4506
4507 /* 0 - 0xff */
4508 #ifndef R_SYNC_SERIAL1_TR_BYTE__data_out__DEFAULT
4509 #define R_SYNC_SERIAL1_TR_BYTE__data_out__DEFAULT 0
4510 #endif
4511
4512 /*
4513 ** Default values for register R_SYNC_SERIAL1_TR_DATA
4514 */
4515
4516 /* 0 - 0xffffffff */
4517 #ifndef R_SYNC_SERIAL1_TR_DATA__data_out__DEFAULT
4518 #define R_SYNC_SERIAL1_TR_DATA__data_out__DEFAULT 0
4519 #endif
4520
4521 /*
4522 ** Default values for register R_SYNC_SERIAL1_TR_WORD
4523 */
4524
4525 /* 0 - 0xffff */
4526 #ifndef R_SYNC_SERIAL1_TR_WORD__data_out__DEFAULT
4527 #define R_SYNC_SERIAL1_TR_WORD__data_out__DEFAULT 0
4528 #endif
4529
4530 /*
4531 ** Default values for register R_SYNC_SERIAL3_CTRL
4532 */
4533
4534 /* c4800Hz c921k6Hz c460k8Hz c57k6Hz c28k8Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c3125kHz c150Hz c600Hz c2400Hz c19k2Hz */
4535 #ifndef R_SYNC_SERIAL3_CTRL__tr_baud__DEFAULT
4536 #define R_SYNC_SERIAL3_CTRL__tr_baud__DEFAULT c4800Hz
4537 #endif
4538
4539 /* off on */
4540 #ifndef R_SYNC_SERIAL3_CTRL__dma_enable__DEFAULT
4541 #define R_SYNC_SERIAL3_CTRL__dma_enable__DEFAULT off
4542 #endif
4543
4544 /* slave_input master_input slave_output slave_bidir master_output master_bidir */
4545 #ifndef R_SYNC_SERIAL3_CTRL__mode__DEFAULT
4546 #define R_SYNC_SERIAL3_CTRL__mode__DEFAULT slave_input
4547 #endif
4548
4549 /* normal ignore */
4550 #ifndef R_SYNC_SERIAL3_CTRL__error__DEFAULT
4551 #define R_SYNC_SERIAL3_CTRL__error__DEFAULT normal
4552 #endif
4553
4554 /* disable enable */
4555 #ifndef R_SYNC_SERIAL3_CTRL__rec_enable__DEFAULT
4556 #define R_SYNC_SERIAL3_CTRL__rec_enable__DEFAULT disable
4557 #endif
4558
4559 /* normal early */
4560 #ifndef R_SYNC_SERIAL3_CTRL__f_synctype__DEFAULT
4561 #define R_SYNC_SERIAL3_CTRL__f_synctype__DEFAULT normal
4562 #endif
4563
4564 /* extended word bit */
4565 #ifndef R_SYNC_SERIAL3_CTRL__f_syncsize__DEFAULT
4566 #define R_SYNC_SERIAL3_CTRL__f_syncsize__DEFAULT extended
4567 #endif
4568
4569 /* off on */
4570 #ifndef R_SYNC_SERIAL3_CTRL__f_sync__DEFAULT
4571 #define R_SYNC_SERIAL3_CTRL__f_sync__DEFAULT off
4572 #endif
4573
4574 /* normal gated */
4575 #ifndef R_SYNC_SERIAL3_CTRL__clk_mode__DEFAULT
4576 #define R_SYNC_SERIAL3_CTRL__clk_mode__DEFAULT normal
4577 #endif
4578
4579 /* running stopped */
4580 #ifndef R_SYNC_SERIAL3_CTRL__clk_halt__DEFAULT
4581 #define R_SYNC_SERIAL3_CTRL__clk_halt__DEFAULT running
4582 #endif
4583
4584 /* lsb msb */
4585 #ifndef R_SYNC_SERIAL3_CTRL__bitorder__DEFAULT
4586 #define R_SYNC_SERIAL3_CTRL__bitorder__DEFAULT lsb
4587 #endif
4588
4589 /* disable enable */
4590 #ifndef R_SYNC_SERIAL3_CTRL__tr_enable__DEFAULT
4591 #define R_SYNC_SERIAL3_CTRL__tr_enable__DEFAULT disable
4592 #endif
4593
4594 /* size24bit size16bit size8bit size12bit size32bit */
4595 #ifndef R_SYNC_SERIAL3_CTRL__wordsize__DEFAULT
4596 #define R_SYNC_SERIAL3_CTRL__wordsize__DEFAULT size24bit
4597 #endif
4598
4599 /* lmt_0 lmt_8 */
4600 #ifndef R_SYNC_SERIAL3_CTRL__buf_empty__DEFAULT
4601 #define R_SYNC_SERIAL3_CTRL__buf_empty__DEFAULT lmt_0
4602 #endif
4603
4604 /* lmt_32 lmt_8 */
4605 #ifndef R_SYNC_SERIAL3_CTRL__buf_full__DEFAULT
4606 #define R_SYNC_SERIAL3_CTRL__buf_full__DEFAULT lmt_32
4607 #endif
4608
4609 /* disabled enabled */
4610 #ifndef R_SYNC_SERIAL3_CTRL__flow_ctrl__DEFAULT
4611 #define R_SYNC_SERIAL3_CTRL__flow_ctrl__DEFAULT disabled
4612 #endif
4613
4614 /* neg pos */
4615 #ifndef R_SYNC_SERIAL3_CTRL__clk_polarity__DEFAULT
4616 #define R_SYNC_SERIAL3_CTRL__clk_polarity__DEFAULT neg
4617 #endif
4618
4619 /* inverted normal */
4620 #ifndef R_SYNC_SERIAL3_CTRL__frame_polarity__DEFAULT
4621 #define R_SYNC_SERIAL3_CTRL__frame_polarity__DEFAULT inverted
4622 #endif
4623
4624 /* inverted normal */
4625 #ifndef R_SYNC_SERIAL3_CTRL__status_polarity__DEFAULT
4626 #define R_SYNC_SERIAL3_CTRL__status_polarity__DEFAULT inverted
4627 #endif
4628
4629 /* inverted normal */
4630 #ifndef R_SYNC_SERIAL3_CTRL__clk_driver__DEFAULT
4631 #define R_SYNC_SERIAL3_CTRL__clk_driver__DEFAULT inverted
4632 #endif
4633
4634 /* inverted normal */
4635 #ifndef R_SYNC_SERIAL3_CTRL__frame_driver__DEFAULT
4636 #define R_SYNC_SERIAL3_CTRL__frame_driver__DEFAULT inverted
4637 #endif
4638
4639 /* inverted normal */
4640 #ifndef R_SYNC_SERIAL3_CTRL__status_driver__DEFAULT
4641 #define R_SYNC_SERIAL3_CTRL__status_driver__DEFAULT inverted
4642 #endif
4643
4644 /* high low */
4645 #ifndef R_SYNC_SERIAL3_CTRL__def_out0__DEFAULT
4646 #define R_SYNC_SERIAL3_CTRL__def_out0__DEFAULT high
4647 #endif
4648
4649 /*
4650 ** Default values for register R_SYNC_SERIAL3_TR_BYTE
4651 */
4652
4653 /* 0 - 0xff */
4654 #ifndef R_SYNC_SERIAL3_TR_BYTE__data_out__DEFAULT
4655 #define R_SYNC_SERIAL3_TR_BYTE__data_out__DEFAULT 0
4656 #endif
4657
4658 /*
4659 ** Default values for register R_SYNC_SERIAL3_TR_DATA
4660 */
4661
4662 /* 0 - 0xffffffff */
4663 #ifndef R_SYNC_SERIAL3_TR_DATA__data_out__DEFAULT
4664 #define R_SYNC_SERIAL3_TR_DATA__data_out__DEFAULT 0
4665 #endif
4666
4667 /*
4668 ** Default values for register R_SYNC_SERIAL3_TR_WORD
4669 */
4670
4671 /* 0 - 0xffff */
4672 #ifndef R_SYNC_SERIAL3_TR_WORD__data_out__DEFAULT
4673 #define R_SYNC_SERIAL3_TR_WORD__data_out__DEFAULT 0
4674 #endif
4675
4676 /*
4677 ** Default values for register R_SYNC_SERIAL_PRESCALE
4678 */
4679
4680 /* baudrate codec */
4681 #ifndef R_SYNC_SERIAL_PRESCALE__clk_sel_u3__DEFAULT
4682 #define R_SYNC_SERIAL_PRESCALE__clk_sel_u3__DEFAULT baudrate
4683 #endif
4684
4685 /* external internal */
4686 #ifndef R_SYNC_SERIAL_PRESCALE__word_stb_sel_u3__DEFAULT
4687 #define R_SYNC_SERIAL_PRESCALE__word_stb_sel_u3__DEFAULT external
4688 #endif
4689
4690 /* baudrate codec */
4691 #ifndef R_SYNC_SERIAL_PRESCALE__clk_sel_u1__DEFAULT
4692 #define R_SYNC_SERIAL_PRESCALE__clk_sel_u1__DEFAULT baudrate
4693 #endif
4694
4695 /* external internal */
4696 #ifndef R_SYNC_SERIAL_PRESCALE__word_stb_sel_u1__DEFAULT
4697 #define R_SYNC_SERIAL_PRESCALE__word_stb_sel_u1__DEFAULT external
4698 #endif
4699
4700 /* div1 div2 div4 div32 div16 div8 div64 div128 */
4701 #ifndef R_SYNC_SERIAL_PRESCALE__prescaler__DEFAULT
4702 #define R_SYNC_SERIAL_PRESCALE__prescaler__DEFAULT div1
4703 #endif
4704
4705 /* normal enabled */
4706 #ifndef R_SYNC_SERIAL_PRESCALE__warp_mode__DEFAULT
4707 #define R_SYNC_SERIAL_PRESCALE__warp_mode__DEFAULT normal
4708 #endif
4709
4710 /* 0 - 0xf */
4711 #ifndef R_SYNC_SERIAL_PRESCALE__frame_rate__DEFAULT
4712 #define R_SYNC_SERIAL_PRESCALE__frame_rate__DEFAULT 0
4713 #endif
4714
4715 /* 0 - 0x3ff */
4716 #ifndef R_SYNC_SERIAL_PRESCALE__word_rate__DEFAULT
4717 #define R_SYNC_SERIAL_PRESCALE__word_rate__DEFAULT 0
4718 #endif
4719
4720 /*
4721 ** Default values for register R_TEST_MODE
4722 */
4723
4724 /* off on */
4725 #ifndef R_TEST_MODE__single_step__DEFAULT
4726 #define R_TEST_MODE__single_step__DEFAULT off
4727 #endif
4728
4729 /* off on */
4730 #ifndef R_TEST_MODE__step_wr__DEFAULT
4731 #define R_TEST_MODE__step_wr__DEFAULT off
4732 #endif
4733
4734 /* off on */
4735 #ifndef R_TEST_MODE__step_rd__DEFAULT
4736 #define R_TEST_MODE__step_rd__DEFAULT off
4737 #endif
4738
4739 /* off on */
4740 #ifndef R_TEST_MODE__step_fetch__DEFAULT
4741 #define R_TEST_MODE__step_fetch__DEFAULT off
4742 #endif
4743
4744 /* off on */
4745 #ifndef R_TEST_MODE__mmu_test__DEFAULT
4746 #define R_TEST_MODE__mmu_test__DEFAULT off
4747 #endif
4748
4749 /* off on */
4750 #ifndef R_TEST_MODE__usb_test__DEFAULT
4751 #define R_TEST_MODE__usb_test__DEFAULT off
4752 #endif
4753
4754 /* off on */
4755 #ifndef R_TEST_MODE__scsi_timer_test__DEFAULT
4756 #define R_TEST_MODE__scsi_timer_test__DEFAULT off
4757 #endif
4758
4759 /* off on */
4760 #ifndef R_TEST_MODE__backoff__DEFAULT
4761 #define R_TEST_MODE__backoff__DEFAULT off
4762 #endif
4763
4764 /* off on */
4765 #ifndef R_TEST_MODE__snmp_test__DEFAULT
4766 #define R_TEST_MODE__snmp_test__DEFAULT off
4767 #endif
4768
4769 /* do dont */
4770 #ifndef R_TEST_MODE__snmp_inc__DEFAULT
4771 #define R_TEST_MODE__snmp_inc__DEFAULT do
4772 #endif
4773
4774 /* off on */
4775 #ifndef R_TEST_MODE__ser_loop__DEFAULT
4776 #define R_TEST_MODE__ser_loop__DEFAULT off
4777 #endif
4778
4779 /* off on */
4780 #ifndef R_TEST_MODE__baudrate__DEFAULT
4781 #define R_TEST_MODE__baudrate__DEFAULT off
4782 #endif
4783
4784 /* all off even odd */
4785 #ifndef R_TEST_MODE__timer__DEFAULT
4786 #define R_TEST_MODE__timer__DEFAULT all
4787 #endif
4788
4789 /* test normal */
4790 #ifndef R_TEST_MODE__cache_test__DEFAULT
4791 #define R_TEST_MODE__cache_test__DEFAULT test
4792 #endif
4793
4794 /* test normal */
4795 #ifndef R_TEST_MODE__tag_test__DEFAULT
4796 #define R_TEST_MODE__tag_test__DEFAULT test
4797 #endif
4798
4799 /* disable enable */
4800 #ifndef R_TEST_MODE__cache_enable__DEFAULT
4801 #define R_TEST_MODE__cache_enable__DEFAULT disable
4802 #endif
4803
4804 /*
4805 ** Default values for register R_TIMER_CTRL
4806 */
4807
4808 /* 0 - 0xff */
4809 #ifndef R_TIMER_CTRL__timerdiv1__DEFAULT
4810 #define R_TIMER_CTRL__timerdiv1__DEFAULT 0
4811 #endif
4812
4813 /* 0 - 0xff */
4814 #ifndef R_TIMER_CTRL__timerdiv0__DEFAULT
4815 #define R_TIMER_CTRL__timerdiv0__DEFAULT 0
4816 #endif
4817
4818 /* normal prescale */
4819 #ifndef R_TIMER_CTRL__presc_timer1__DEFAULT
4820 #define R_TIMER_CTRL__presc_timer1__DEFAULT normal
4821 #endif
4822
4823 /* clr nop */
4824 #ifndef R_TIMER_CTRL__i1__DEFAULT
4825 #define R_TIMER_CTRL__i1__DEFAULT clr
4826 #endif
4827
4828 /* freeze run stop_ld */
4829 #ifndef R_TIMER_CTRL__tm1__DEFAULT
4830 #define R_TIMER_CTRL__tm1__DEFAULT freeze
4831 #endif
4832
4833 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz cascade0 c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
4834 #ifndef R_TIMER_CTRL__clksel1__DEFAULT
4835 #define R_TIMER_CTRL__clksel1__DEFAULT c4800Hz
4836 #endif
4837
4838 /* external prescale */
4839 #ifndef R_TIMER_CTRL__presc_ext__DEFAULT
4840 #define R_TIMER_CTRL__presc_ext__DEFAULT external
4841 #endif
4842
4843 /* clr nop */
4844 #ifndef R_TIMER_CTRL__i0__DEFAULT
4845 #define R_TIMER_CTRL__i0__DEFAULT clr
4846 #endif
4847
4848 /* freeze run stop_ld */
4849 #ifndef R_TIMER_CTRL__tm0__DEFAULT
4850 #define R_TIMER_CTRL__tm0__DEFAULT freeze
4851 #endif
4852
4853 /* c4800Hz c1843k2Hz c921k6Hz c460k8Hz c57k6Hz c9600Hz c300Hz c1200Hz c230k4Hz c115k2Hz flexible c600Hz c2400Hz c19k2Hz c6250kHz c38k4Hz */
4854 #ifndef R_TIMER_CTRL__clksel0__DEFAULT
4855 #define R_TIMER_CTRL__clksel0__DEFAULT c4800Hz
4856 #endif
4857
4858 /*
4859 ** Default values for register R_TIMER_PRESCALE
4860 */
4861
4862 /* 0 - 0xffff */
4863 #ifndef R_TIMER_PRESCALE__tim_presc__DEFAULT
4864 #define R_TIMER_PRESCALE__tim_presc__DEFAULT 0
4865 #endif
4866
4867 /*
4868 ** Default values for register R_USB_IRQ_MASK_CLR
4869 */
4870
4871 /* clr nop */
4872 #ifndef R_USB_IRQ_MASK_CLR__iso_eof__DEFAULT
4873 #define R_USB_IRQ_MASK_CLR__iso_eof__DEFAULT clr
4874 #endif
4875
4876 /* clr nop */
4877 #ifndef R_USB_IRQ_MASK_CLR__intr_eof__DEFAULT
4878 #define R_USB_IRQ_MASK_CLR__intr_eof__DEFAULT clr
4879 #endif
4880
4881 /* clr nop */
4882 #ifndef R_USB_IRQ_MASK_CLR__iso_eot__DEFAULT
4883 #define R_USB_IRQ_MASK_CLR__iso_eot__DEFAULT clr
4884 #endif
4885
4886 /* clr nop */
4887 #ifndef R_USB_IRQ_MASK_CLR__intr_eot__DEFAULT
4888 #define R_USB_IRQ_MASK_CLR__intr_eot__DEFAULT clr
4889 #endif
4890
4891 /* clr nop */
4892 #ifndef R_USB_IRQ_MASK_CLR__ctl_eot__DEFAULT
4893 #define R_USB_IRQ_MASK_CLR__ctl_eot__DEFAULT clr
4894 #endif
4895
4896 /* clr nop */
4897 #ifndef R_USB_IRQ_MASK_CLR__bulk_eot__DEFAULT
4898 #define R_USB_IRQ_MASK_CLR__bulk_eot__DEFAULT clr
4899 #endif
4900
4901 /* clr nop */
4902 #ifndef R_USB_IRQ_MASK_CLR__epid_attn__DEFAULT
4903 #define R_USB_IRQ_MASK_CLR__epid_attn__DEFAULT clr
4904 #endif
4905
4906 /* clr nop */
4907 #ifndef R_USB_IRQ_MASK_CLR__sof__DEFAULT
4908 #define R_USB_IRQ_MASK_CLR__sof__DEFAULT clr
4909 #endif
4910
4911 /* clr nop */
4912 #ifndef R_USB_IRQ_MASK_CLR__port_status__DEFAULT
4913 #define R_USB_IRQ_MASK_CLR__port_status__DEFAULT clr
4914 #endif
4915
4916 /* clr nop */
4917 #ifndef R_USB_IRQ_MASK_CLR__ctl_status__DEFAULT
4918 #define R_USB_IRQ_MASK_CLR__ctl_status__DEFAULT clr
4919 #endif
4920
4921 /*
4922 ** Default values for register R_USB_IRQ_MASK_CLR_DEV
4923 */
4924
4925 /* clr nop */
4926 #ifndef R_USB_IRQ_MASK_CLR_DEV__out_eot__DEFAULT
4927 #define R_USB_IRQ_MASK_CLR_DEV__out_eot__DEFAULT clr
4928 #endif
4929
4930 /* clr nop */
4931 #ifndef R_USB_IRQ_MASK_CLR_DEV__ep3_in_eot__DEFAULT
4932 #define R_USB_IRQ_MASK_CLR_DEV__ep3_in_eot__DEFAULT clr
4933 #endif
4934
4935 /* clr nop */
4936 #ifndef R_USB_IRQ_MASK_CLR_DEV__ep2_in_eot__DEFAULT
4937 #define R_USB_IRQ_MASK_CLR_DEV__ep2_in_eot__DEFAULT clr
4938 #endif
4939
4940 /* clr nop */
4941 #ifndef R_USB_IRQ_MASK_CLR_DEV__ep1_in_eot__DEFAULT
4942 #define R_USB_IRQ_MASK_CLR_DEV__ep1_in_eot__DEFAULT clr
4943 #endif
4944
4945 /* clr nop */
4946 #ifndef R_USB_IRQ_MASK_CLR_DEV__ep0_in_eot__DEFAULT
4947 #define R_USB_IRQ_MASK_CLR_DEV__ep0_in_eot__DEFAULT clr
4948 #endif
4949
4950 /* clr nop */
4951 #ifndef R_USB_IRQ_MASK_CLR_DEV__epid_attn__DEFAULT
4952 #define R_USB_IRQ_MASK_CLR_DEV__epid_attn__DEFAULT clr
4953 #endif
4954
4955 /* clr nop */
4956 #ifndef R_USB_IRQ_MASK_CLR_DEV__sof__DEFAULT
4957 #define R_USB_IRQ_MASK_CLR_DEV__sof__DEFAULT clr
4958 #endif
4959
4960 /* clr nop */
4961 #ifndef R_USB_IRQ_MASK_CLR_DEV__port_status__DEFAULT
4962 #define R_USB_IRQ_MASK_CLR_DEV__port_status__DEFAULT clr
4963 #endif
4964
4965 /* clr nop */
4966 #ifndef R_USB_IRQ_MASK_CLR_DEV__ctl_status__DEFAULT
4967 #define R_USB_IRQ_MASK_CLR_DEV__ctl_status__DEFAULT clr
4968 #endif
4969
4970 /*
4971 ** Default values for register R_USB_IRQ_MASK_SET
4972 */
4973
4974 /* set nop */
4975 #ifndef R_USB_IRQ_MASK_SET__iso_eof__DEFAULT
4976 #define R_USB_IRQ_MASK_SET__iso_eof__DEFAULT set
4977 #endif
4978
4979 /* set nop */
4980 #ifndef R_USB_IRQ_MASK_SET__intr_eof__DEFAULT
4981 #define R_USB_IRQ_MASK_SET__intr_eof__DEFAULT set
4982 #endif
4983
4984 /* set nop */
4985 #ifndef R_USB_IRQ_MASK_SET__iso_eot__DEFAULT
4986 #define R_USB_IRQ_MASK_SET__iso_eot__DEFAULT set
4987 #endif
4988
4989 /* set nop */
4990 #ifndef R_USB_IRQ_MASK_SET__intr_eot__DEFAULT
4991 #define R_USB_IRQ_MASK_SET__intr_eot__DEFAULT set
4992 #endif
4993
4994 /* set nop */
4995 #ifndef R_USB_IRQ_MASK_SET__ctl_eot__DEFAULT
4996 #define R_USB_IRQ_MASK_SET__ctl_eot__DEFAULT set
4997 #endif
4998
4999 /* set nop */
5000 #ifndef R_USB_IRQ_MASK_SET__bulk_eot__DEFAULT
5001 #define R_USB_IRQ_MASK_SET__bulk_eot__DEFAULT set
5002 #endif
5003
5004 /* set nop */
5005 #ifndef R_USB_IRQ_MASK_SET__epid_attn__DEFAULT
5006 #define R_USB_IRQ_MASK_SET__epid_attn__DEFAULT set
5007 #endif
5008
5009 /* set nop */
5010 #ifndef R_USB_IRQ_MASK_SET__sof__DEFAULT
5011 #define R_USB_IRQ_MASK_SET__sof__DEFAULT set
5012 #endif
5013
5014 /* set nop */
5015 #ifndef R_USB_IRQ_MASK_SET__port_status__DEFAULT
5016 #define R_USB_IRQ_MASK_SET__port_status__DEFAULT set
5017 #endif
5018
5019 /* set nop */
5020 #ifndef R_USB_IRQ_MASK_SET__ctl_status__DEFAULT
5021 #define R_USB_IRQ_MASK_SET__ctl_status__DEFAULT set
5022 #endif
5023
5024 /*
5025 ** Default values for register R_USB_IRQ_MASK_SET_DEV
5026 */
5027
5028 /* set nop */
5029 #ifndef R_USB_IRQ_MASK_SET_DEV__out_eot__DEFAULT
5030 #define R_USB_IRQ_MASK_SET_DEV__out_eot__DEFAULT set
5031 #endif
5032
5033 /* set nop */
5034 #ifndef R_USB_IRQ_MASK_SET_DEV__ep3_in_eot__DEFAULT
5035 #define R_USB_IRQ_MASK_SET_DEV__ep3_in_eot__DEFAULT set
5036 #endif
5037
5038 /* set nop */
5039 #ifndef R_USB_IRQ_MASK_SET_DEV__ep2_in_eot__DEFAULT
5040 #define R_USB_IRQ_MASK_SET_DEV__ep2_in_eot__DEFAULT set
5041 #endif
5042
5043 /* set nop */
5044 #ifndef R_USB_IRQ_MASK_SET_DEV__ep1_in_eot__DEFAULT
5045 #define R_USB_IRQ_MASK_SET_DEV__ep1_in_eot__DEFAULT set
5046 #endif
5047
5048 /* set nop */
5049 #ifndef R_USB_IRQ_MASK_SET_DEV__ep0_in_eot__DEFAULT
5050 #define R_USB_IRQ_MASK_SET_DEV__ep0_in_eot__DEFAULT set
5051 #endif
5052
5053 /* set nop */
5054 #ifndef R_USB_IRQ_MASK_SET_DEV__epid_attn__DEFAULT
5055 #define R_USB_IRQ_MASK_SET_DEV__epid_attn__DEFAULT set
5056 #endif
5057
5058 /* set nop */
5059 #ifndef R_USB_IRQ_MASK_SET_DEV__sof__DEFAULT
5060 #define R_USB_IRQ_MASK_SET_DEV__sof__DEFAULT set
5061 #endif
5062
5063 /* set nop */
5064 #ifndef R_USB_IRQ_MASK_SET_DEV__port_status__DEFAULT
5065 #define R_USB_IRQ_MASK_SET_DEV__port_status__DEFAULT set
5066 #endif
5067
5068 /* set nop */
5069 #ifndef R_USB_IRQ_MASK_SET_DEV__ctl_status__DEFAULT
5070 #define R_USB_IRQ_MASK_SET_DEV__ctl_status__DEFAULT set
5071 #endif
5072
5073 /*
5074 ** Default values for register R_USB_PORT1_DISABLE
5075 */
5076
5077 /* yes no */
5078 #ifndef R_USB_PORT1_DISABLE__disable__DEFAULT
5079 #define R_USB_PORT1_DISABLE__disable__DEFAULT yes
5080 #endif
5081
5082 /*
5083 ** Default values for register R_USB_PORT2_DISABLE
5084 */
5085
5086 /* yes no */
5087 #ifndef R_USB_PORT2_DISABLE__disable__DEFAULT
5088 #define R_USB_PORT2_DISABLE__disable__DEFAULT yes
5089 #endif
5090
5091 /*
5092 ** Default values for register R_VECT_MASK_CLR
5093 */
5094
5095 /* clr nop */
5096 #ifndef R_VECT_MASK_CLR__usb__DEFAULT
5097 #define R_VECT_MASK_CLR__usb__DEFAULT clr
5098 #endif
5099
5100 /* clr nop */
5101 #ifndef R_VECT_MASK_CLR__dma9__DEFAULT
5102 #define R_VECT_MASK_CLR__dma9__DEFAULT clr
5103 #endif
5104
5105 /* clr nop */
5106 #ifndef R_VECT_MASK_CLR__dma8__DEFAULT
5107 #define R_VECT_MASK_CLR__dma8__DEFAULT clr
5108 #endif
5109
5110 /* clr nop */
5111 #ifndef R_VECT_MASK_CLR__dma7__DEFAULT
5112 #define R_VECT_MASK_CLR__dma7__DEFAULT clr
5113 #endif
5114
5115 /* clr nop */
5116 #ifndef R_VECT_MASK_CLR__dma6__DEFAULT
5117 #define R_VECT_MASK_CLR__dma6__DEFAULT clr
5118 #endif
5119
5120 /* clr nop */
5121 #ifndef R_VECT_MASK_CLR__dma5__DEFAULT
5122 #define R_VECT_MASK_CLR__dma5__DEFAULT clr
5123 #endif
5124
5125 /* clr nop */
5126 #ifndef R_VECT_MASK_CLR__dma4__DEFAULT
5127 #define R_VECT_MASK_CLR__dma4__DEFAULT clr
5128 #endif
5129
5130 /* clr nop */
5131 #ifndef R_VECT_MASK_CLR__dma3__DEFAULT
5132 #define R_VECT_MASK_CLR__dma3__DEFAULT clr
5133 #endif
5134
5135 /* clr nop */
5136 #ifndef R_VECT_MASK_CLR__dma2__DEFAULT
5137 #define R_VECT_MASK_CLR__dma2__DEFAULT clr
5138 #endif
5139
5140 /* clr nop */
5141 #ifndef R_VECT_MASK_CLR__dma1__DEFAULT
5142 #define R_VECT_MASK_CLR__dma1__DEFAULT clr
5143 #endif
5144
5145 /* clr nop */
5146 #ifndef R_VECT_MASK_CLR__dma0__DEFAULT
5147 #define R_VECT_MASK_CLR__dma0__DEFAULT clr
5148 #endif
5149
5150 /* clr nop */
5151 #ifndef R_VECT_MASK_CLR__ext_dma1__DEFAULT
5152 #define R_VECT_MASK_CLR__ext_dma1__DEFAULT clr
5153 #endif
5154
5155 /* clr nop */
5156 #ifndef R_VECT_MASK_CLR__ext_dma0__DEFAULT
5157 #define R_VECT_MASK_CLR__ext_dma0__DEFAULT clr
5158 #endif
5159
5160 /* clr nop */
5161 #ifndef R_VECT_MASK_CLR__pa__DEFAULT
5162 #define R_VECT_MASK_CLR__pa__DEFAULT clr
5163 #endif
5164
5165 /* clr nop */
5166 #ifndef R_VECT_MASK_CLR__irq_intnr__DEFAULT
5167 #define R_VECT_MASK_CLR__irq_intnr__DEFAULT clr
5168 #endif
5169
5170 /* clr nop */
5171 #ifndef R_VECT_MASK_CLR__sw__DEFAULT
5172 #define R_VECT_MASK_CLR__sw__DEFAULT clr
5173 #endif
5174
5175 /* clr nop */
5176 #ifndef R_VECT_MASK_CLR__serial__DEFAULT
5177 #define R_VECT_MASK_CLR__serial__DEFAULT clr
5178 #endif
5179
5180 /* clr nop */
5181 #ifndef R_VECT_MASK_CLR__snmp__DEFAULT
5182 #define R_VECT_MASK_CLR__snmp__DEFAULT clr
5183 #endif
5184
5185 /* clr nop */
5186 #ifndef R_VECT_MASK_CLR__network__DEFAULT
5187 #define R_VECT_MASK_CLR__network__DEFAULT clr
5188 #endif
5189
5190 /* clr nop */
5191 #ifndef R_VECT_MASK_CLR__scsi1__DEFAULT
5192 #define R_VECT_MASK_CLR__scsi1__DEFAULT clr
5193 #endif
5194
5195 /* clr nop */
5196 #ifndef R_VECT_MASK_CLR__scsi0__DEFAULT
5197 #define R_VECT_MASK_CLR__scsi0__DEFAULT clr
5198 #endif
5199
5200 /* clr nop */
5201 #ifndef R_VECT_MASK_CLR__timer1__DEFAULT
5202 #define R_VECT_MASK_CLR__timer1__DEFAULT clr
5203 #endif
5204
5205 /* clr nop */
5206 #ifndef R_VECT_MASK_CLR__timer0__DEFAULT
5207 #define R_VECT_MASK_CLR__timer0__DEFAULT clr
5208 #endif
5209
5210 /* clr nop */
5211 #ifndef R_VECT_MASK_CLR__nmi__DEFAULT
5212 #define R_VECT_MASK_CLR__nmi__DEFAULT clr
5213 #endif
5214
5215 /* clr nop */
5216 #ifndef R_VECT_MASK_CLR__some__DEFAULT
5217 #define R_VECT_MASK_CLR__some__DEFAULT clr
5218 #endif
5219
5220 /*
5221 ** Default values for register R_VECT_MASK_SET
5222 */
5223
5224 /* set nop */
5225 #ifndef R_VECT_MASK_SET__usb__DEFAULT
5226 #define R_VECT_MASK_SET__usb__DEFAULT set
5227 #endif
5228
5229 /* set nop */
5230 #ifndef R_VECT_MASK_SET__dma9__DEFAULT
5231 #define R_VECT_MASK_SET__dma9__DEFAULT set
5232 #endif
5233
5234 /* set nop */
5235 #ifndef R_VECT_MASK_SET__dma8__DEFAULT
5236 #define R_VECT_MASK_SET__dma8__DEFAULT set
5237 #endif
5238
5239 /* set nop */
5240 #ifndef R_VECT_MASK_SET__dma7__DEFAULT
5241 #define R_VECT_MASK_SET__dma7__DEFAULT set
5242 #endif
5243
5244 /* set nop */
5245 #ifndef R_VECT_MASK_SET__dma6__DEFAULT
5246 #define R_VECT_MASK_SET__dma6__DEFAULT set
5247 #endif
5248
5249 /* set nop */
5250 #ifndef R_VECT_MASK_SET__dma5__DEFAULT
5251 #define R_VECT_MASK_SET__dma5__DEFAULT set
5252 #endif
5253
5254 /* set nop */
5255 #ifndef R_VECT_MASK_SET__dma4__DEFAULT
5256 #define R_VECT_MASK_SET__dma4__DEFAULT set
5257 #endif
5258
5259 /* set nop */
5260 #ifndef R_VECT_MASK_SET__dma3__DEFAULT
5261 #define R_VECT_MASK_SET__dma3__DEFAULT set
5262 #endif
5263
5264 /* set nop */
5265 #ifndef R_VECT_MASK_SET__dma2__DEFAULT
5266 #define R_VECT_MASK_SET__dma2__DEFAULT set
5267 #endif
5268
5269 /* set nop */
5270 #ifndef R_VECT_MASK_SET__dma1__DEFAULT
5271 #define R_VECT_MASK_SET__dma1__DEFAULT set
5272 #endif
5273
5274 /* set nop */
5275 #ifndef R_VECT_MASK_SET__dma0__DEFAULT
5276 #define R_VECT_MASK_SET__dma0__DEFAULT set
5277 #endif
5278
5279 /* set nop */
5280 #ifndef R_VECT_MASK_SET__ext_dma1__DEFAULT
5281 #define R_VECT_MASK_SET__ext_dma1__DEFAULT set
5282 #endif
5283
5284 /* set nop */
5285 #ifndef R_VECT_MASK_SET__ext_dma0__DEFAULT
5286 #define R_VECT_MASK_SET__ext_dma0__DEFAULT set
5287 #endif
5288
5289 /* set nop */
5290 #ifndef R_VECT_MASK_SET__pa__DEFAULT
5291 #define R_VECT_MASK_SET__pa__DEFAULT set
5292 #endif
5293
5294 /* set nop */
5295 #ifndef R_VECT_MASK_SET__irq_intnr__DEFAULT
5296 #define R_VECT_MASK_SET__irq_intnr__DEFAULT set
5297 #endif
5298
5299 /* set nop */
5300 #ifndef R_VECT_MASK_SET__sw__DEFAULT
5301 #define R_VECT_MASK_SET__sw__DEFAULT set
5302 #endif
5303
5304 /* set nop */
5305 #ifndef R_VECT_MASK_SET__serial__DEFAULT
5306 #define R_VECT_MASK_SET__serial__DEFAULT set
5307 #endif
5308
5309 /* set nop */
5310 #ifndef R_VECT_MASK_SET__snmp__DEFAULT
5311 #define R_VECT_MASK_SET__snmp__DEFAULT set
5312 #endif
5313
5314 /* set nop */
5315 #ifndef R_VECT_MASK_SET__network__DEFAULT
5316 #define R_VECT_MASK_SET__network__DEFAULT set
5317 #endif
5318
5319 /* set nop */
5320 #ifndef R_VECT_MASK_SET__scsi1__DEFAULT
5321 #define R_VECT_MASK_SET__scsi1__DEFAULT set
5322 #endif
5323
5324 /* set nop */
5325 #ifndef R_VECT_MASK_SET__scsi0__DEFAULT
5326 #define R_VECT_MASK_SET__scsi0__DEFAULT set
5327 #endif
5328
5329 /* set nop */
5330 #ifndef R_VECT_MASK_SET__timer1__DEFAULT
5331 #define R_VECT_MASK_SET__timer1__DEFAULT set
5332 #endif
5333
5334 /* set nop */
5335 #ifndef R_VECT_MASK_SET__timer0__DEFAULT
5336 #define R_VECT_MASK_SET__timer0__DEFAULT set
5337 #endif
5338
5339 /* set nop */
5340 #ifndef R_VECT_MASK_SET__nmi__DEFAULT
5341 #define R_VECT_MASK_SET__nmi__DEFAULT set
5342 #endif
5343
5344 /* set nop */
5345 #ifndef R_VECT_MASK_SET__some__DEFAULT
5346 #define R_VECT_MASK_SET__some__DEFAULT set
5347 #endif
5348
5349 /*
5350 ** Default values for register R_WAITSTATES
5351 */
5352
5353 /* 0 - 3 */
5354 #ifndef R_WAITSTATES__pcs4_7_zw__DEFAULT
5355 #define R_WAITSTATES__pcs4_7_zw__DEFAULT 0
5356 #endif
5357
5358 /* 0 - 3 */
5359 #ifndef R_WAITSTATES__pcs4_7_ew__DEFAULT
5360 #define R_WAITSTATES__pcs4_7_ew__DEFAULT 0
5361 #endif
5362
5363 /* 0 - 15 */
5364 #ifndef R_WAITSTATES__pcs4_7_lw__DEFAULT
5365 #define R_WAITSTATES__pcs4_7_lw__DEFAULT 0
5366 #endif
5367
5368 /* 0 - 3 */
5369 #ifndef R_WAITSTATES__pcs0_3_zw__DEFAULT
5370 #define R_WAITSTATES__pcs0_3_zw__DEFAULT 0
5371 #endif
5372
5373 /* 0 - 3 */
5374 #ifndef R_WAITSTATES__pcs0_3_ew__DEFAULT
5375 #define R_WAITSTATES__pcs0_3_ew__DEFAULT 0
5376 #endif
5377
5378 /* 0 - 15 */
5379 #ifndef R_WAITSTATES__pcs0_3_lw__DEFAULT
5380 #define R_WAITSTATES__pcs0_3_lw__DEFAULT 0
5381 #endif
5382
5383 /* 0 - 3 */
5384 #ifndef R_WAITSTATES__sram_zw__DEFAULT
5385 #define R_WAITSTATES__sram_zw__DEFAULT 0
5386 #endif
5387
5388 /* 0 - 3 */
5389 #ifndef R_WAITSTATES__sram_ew__DEFAULT
5390 #define R_WAITSTATES__sram_ew__DEFAULT 0
5391 #endif
5392
5393 /* 0 - 15 */
5394 #ifndef R_WAITSTATES__sram_lw__DEFAULT
5395 #define R_WAITSTATES__sram_lw__DEFAULT 0
5396 #endif
5397
5398 /* 0 - 3 */
5399 #ifndef R_WAITSTATES__flash_zw__DEFAULT
5400 #define R_WAITSTATES__flash_zw__DEFAULT 0
5401 #endif
5402
5403 /* 0 - 3 */
5404 #ifndef R_WAITSTATES__flash_ew__DEFAULT
5405 #define R_WAITSTATES__flash_ew__DEFAULT 0
5406 #endif
5407
5408 /* 0 - 15 */
5409 #ifndef R_WAITSTATES__flash_lw__DEFAULT
5410 #define R_WAITSTATES__flash_lw__DEFAULT 0
5411 #endif
5412
5413 /*
5414 ** Default values for register R_WATCHDOG
5415 */
5416
5417 /* 0 - 7 */
5418 #ifndef R_WATCHDOG__key__DEFAULT
5419 #define R_WATCHDOG__key__DEFAULT 0
5420 #endif
5421
5422 /* start stop */
5423 #ifndef R_WATCHDOG__enable__DEFAULT
5424 #define R_WATCHDOG__enable__DEFAULT start
5425 #endif
5426
5427 /********************** TYPE DEFINITION SECTION ************************/
5428
5429 /********************** LOCAL FUNCTION DECLARATION SECTION *************/
5430
5431 /********************** GLOBAL VARIABLE DECLARATION SECTION ************/
5432
5433 /********************** FUNCTION DEFINITION SECTION ********************/
5434
5435 #endif
Staging tree of dedeckeh