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lantiq: add Linux 5.10 support as testing kernel
[openwrt/openwrt.git] / target / linux / lantiq / patches-5.10 / 0001-MIPS-lantiq-add-pcie-driver.patch
1 From 6f933347d0b4ed02d9534f5fa07f7b99f13eeaa1 Mon Sep 17 00:00:00 2001
2 From: John Crispin <blogic@openwrt.org>
3 Date: Thu, 7 Aug 2014 18:12:28 +0200
4 Subject: [PATCH 01/36] MIPS: lantiq: add pcie driver
5
6 Signed-off-by: John Crispin <blogic@openwrt.org>
7 ---
8 arch/mips/lantiq/Kconfig | 10 +
9 arch/mips/lantiq/xway/sysctrl.c | 2 +
10 arch/mips/pci/Makefile | 2 +
11 arch/mips/pci/fixup-lantiq-pcie.c | 82 +++
12 arch/mips/pci/fixup-lantiq.c | 5 +-
13 arch/mips/pci/ifxmips_pci_common.h | 57 ++
14 arch/mips/pci/ifxmips_pcie.c | 1099 ++++++++++++++++++++++++++++++
15 arch/mips/pci/ifxmips_pcie.h | 135 ++++
16 arch/mips/pci/ifxmips_pcie_ar10.h | 290 ++++++++
17 arch/mips/pci/ifxmips_pcie_msi.c | 392 +++++++++++
18 arch/mips/pci/ifxmips_pcie_phy.c | 478 +++++++++++++
19 arch/mips/pci/ifxmips_pcie_pm.c | 176 +++++
20 arch/mips/pci/ifxmips_pcie_pm.h | 36 +
21 arch/mips/pci/ifxmips_pcie_reg.h | 1001 +++++++++++++++++++++++++++
22 arch/mips/pci/ifxmips_pcie_vr9.h | 271 ++++++++
23 arch/mips/pci/pci.c | 25 +
24 arch/mips/pci/pcie-lantiq.h | 1305 ++++++++++++++++++++++++++++++++++++
25 drivers/pci/pcie/aer/Kconfig | 2 +-
26 include/linux/pci.h | 2 +
27 include/linux/pci_ids.h | 6 +
28 20 files changed, 5374 insertions(+), 2 deletions(-)
29 create mode 100644 arch/mips/pci/fixup-lantiq-pcie.c
30 create mode 100644 arch/mips/pci/ifxmips_pci_common.h
31 create mode 100644 arch/mips/pci/ifxmips_pcie.c
32 create mode 100644 arch/mips/pci/ifxmips_pcie.h
33 create mode 100644 arch/mips/pci/ifxmips_pcie_ar10.h
34 create mode 100644 arch/mips/pci/ifxmips_pcie_msi.c
35 create mode 100644 arch/mips/pci/ifxmips_pcie_phy.c
36 create mode 100644 arch/mips/pci/ifxmips_pcie_pm.c
37 create mode 100644 arch/mips/pci/ifxmips_pcie_pm.h
38 create mode 100644 arch/mips/pci/ifxmips_pcie_reg.h
39 create mode 100644 arch/mips/pci/ifxmips_pcie_vr9.h
40 create mode 100644 arch/mips/pci/pcie-lantiq.h
41
42 --- a/arch/mips/lantiq/Kconfig
43 +++ b/arch/mips/lantiq/Kconfig
44 @@ -20,6 +20,7 @@ config SOC_XWAY
45 bool "XWAY"
46 select SOC_TYPE_XWAY
47 select HAVE_PCI
48 + select ARCH_SUPPORTS_MSI
49 select MFD_SYSCON
50 select MFD_CORE
51
52 @@ -52,4 +53,13 @@ config PCI_LANTIQ
53 bool "PCI Support"
54 depends on SOC_XWAY && PCI
55
56 +config PCIE_LANTIQ
57 + bool "PCIE Support"
58 + depends on SOC_XWAY && PCI
59 +
60 +config PCIE_LANTIQ_MSI
61 + bool
62 + depends on PCIE_LANTIQ && PCI_MSI
63 + default y
64 +
65 endif
66 --- a/arch/mips/pci/Makefile
67 +++ b/arch/mips/pci/Makefile
68 @@ -43,6 +43,8 @@ obj-$(CONFIG_PCI_LANTIQ) += pci-lantiq.o
69 obj-$(CONFIG_SOC_MT7620) += pci-mt7620.o
70 obj-$(CONFIG_SOC_RT288X) += pci-rt2880.o
71 obj-$(CONFIG_SOC_RT3883) += pci-rt3883.o
72 +obj-$(CONFIG_PCIE_LANTIQ) += ifxmips_pcie_phy.o ifxmips_pcie.o fixup-lantiq-pcie.o
73 +obj-$(CONFIG_PCIE_LANTIQ_MSI) += pcie-lantiq-msi.o
74 obj-$(CONFIG_TANBAC_TB0219) += fixup-tb0219.o
75 obj-$(CONFIG_TANBAC_TB0226) += fixup-tb0226.o
76 obj-$(CONFIG_TANBAC_TB0287) += fixup-tb0287.o
77 --- /dev/null
78 +++ b/arch/mips/pci/fixup-lantiq-pcie.c
79 @@ -0,0 +1,74 @@
80 +/******************************************************************************
81 +**
82 +** FILE NAME : ifxmips_fixup_pcie.c
83 +** PROJECT : IFX UEIP for VRX200
84 +** MODULES : PCIe
85 +**
86 +** DATE : 02 Mar 2009
87 +** AUTHOR : Lei Chuanhua
88 +** DESCRIPTION : PCIe Root Complex Driver
89 +** COPYRIGHT : Copyright (c) 2009
90 +** Infineon Technologies AG
91 +** Am Campeon 1-12, 85579 Neubiberg, Germany
92 +**
93 +** This program is free software; you can redistribute it and/or modify
94 +** it under the terms of the GNU General Public License as published by
95 +** the Free Software Foundation; either version 2 of the License, or
96 +** (at your option) any later version.
97 +** HISTORY
98 +** $Version $Date $Author $Comment
99 +** 0.0.1 17 Mar,2009 Lei Chuanhua Initial version
100 +*******************************************************************************/
101 +/*!
102 + \file ifxmips_fixup_pcie.c
103 + \ingroup IFX_PCIE
104 + \brief PCIe Fixup functions source file
105 +*/
106 +#include <linux/pci.h>
107 +#include <linux/pci_regs.h>
108 +#include <linux/pci_ids.h>
109 +
110 +#include <lantiq_soc.h>
111 +
112 +#include "pcie-lantiq.h"
113 +
114 +static void
115 +ifx_pcie_fixup_resource(struct pci_dev *dev)
116 +{
117 + u32 reg;
118 +
119 + IFX_PCIE_PRINT(PCIE_MSG_FIXUP, "%s dev %s: enter\n", __func__, pci_name(dev));
120 +
121 + printk("%s: fixup host controller %s (%04x:%04x)\n",
122 + __func__, pci_name(dev), dev->vendor, dev->device);
123 +
124 + /* Setup COMMAND register */
125 + reg = PCI_COMMAND_IO | PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER /* |
126 + PCI_COMMAND_INTX_DISABLE */| PCI_COMMAND_SERR;
127 + pci_write_config_word(dev, PCI_COMMAND, reg);
128 + IFX_PCIE_PRINT(PCIE_MSG_FIXUP, "%s dev %s: exit\n", __func__, pci_name(dev));
129 +}
130 +DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INFINEON, PCI_DEVICE_ID_INFINEON_PCIE, ifx_pcie_fixup_resource);
131 +DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_LANTIQ, PCI_VENDOR_ID_LANTIQ, ifx_pcie_fixup_resource);
132 +
133 +static void
134 +ifx_pcie_rc_class_early_fixup(struct pci_dev *dev)
135 +{
136 + IFX_PCIE_PRINT(PCIE_MSG_FIXUP, "%s dev %s: enter\n", __func__, pci_name(dev));
137 +
138 + if (dev->devfn == PCI_DEVFN(0, 0) &&
139 + (dev->class >> 8) == PCI_CLASS_BRIDGE_HOST) {
140 +
141 + dev->class = (PCI_CLASS_BRIDGE_PCI << 8) | (dev->class & 0xff);
142 +
143 + printk(KERN_INFO "%s: fixed pcie host bridge to pci-pci bridge\n", __func__);
144 + }
145 + IFX_PCIE_PRINT(PCIE_MSG_FIXUP, "%s dev %s: exit\n", __func__, pci_name(dev));
146 + mdelay(10);
147 +}
148 +
149 +DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INFINEON, PCI_DEVICE_ID_INFINEON_PCIE,
150 + ifx_pcie_rc_class_early_fixup);
151 +
152 +DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_LANTIQ, PCI_DEVICE_ID_LANTIQ_PCIE,
153 + ifx_pcie_rc_class_early_fixup);
154 --- a/arch/mips/pci/fixup-lantiq.c
155 +++ b/arch/mips/pci/fixup-lantiq.c
156 @@ -6,12 +6,19 @@
157
158 #include <linux/of_irq.h>
159 #include <linux/of_pci.h>
160 +#include <linux/pci.h>
161 +#include "ifxmips_pci_common.h"
162
163 int (*ltq_pci_plat_arch_init)(struct pci_dev *dev) = NULL;
164 int (*ltq_pci_plat_dev_init)(struct pci_dev *dev) = NULL;
165
166 int pcibios_plat_dev_init(struct pci_dev *dev)
167 {
168 +#ifdef CONFIG_PCIE_LANTIQ
169 + if (pci_find_capability(dev, PCI_CAP_ID_EXP))
170 + ifx_pcie_bios_plat_dev_init(dev);
171 +#endif
172 +
173 if (ltq_pci_plat_arch_init)
174 return ltq_pci_plat_arch_init(dev);
175
176 @@ -23,5 +30,10 @@ int pcibios_plat_dev_init(struct pci_dev
177
178 int pcibios_map_irq(const struct pci_dev *dev, u8 slot, u8 pin)
179 {
180 +#ifdef CONFIG_PCIE_LANTIQ
181 + if (pci_find_capability(dev, PCI_CAP_ID_EXP))
182 + return ifx_pcie_bios_map_irq(dev, slot, pin);
183 +#endif
184 +
185 return of_irq_parse_and_map_pci(dev, slot, pin);
186 }
187 --- /dev/null
188 +++ b/arch/mips/pci/ifxmips_pci_common.h
189 @@ -0,0 +1,53 @@
190 +/******************************************************************************
191 +**
192 +** FILE NAME : ifxmips_pci_common.h
193 +** PROJECT : IFX UEIP
194 +** MODULES : PCI subsystem
195 +**
196 +** DATE : 30 June 2009
197 +** AUTHOR : Lei Chuanhua
198 +** DESCRIPTION : PCIe Root Complex Driver
199 +** COPYRIGHT : Copyright (c) 2009
200 +** Infineon Technologies AG
201 +** Am Campeon 1-12, 85579 Neubiberg, Germany
202 +**
203 +** This program is free software; you can redistribute it and/or modify
204 +** it under the terms of the GNU General Public License as published by
205 +** the Free Software Foundation; either version 2 of the License, or
206 +** (at your option) any later version.
207 +** HISTORY
208 +** $Version $Date $Author $Comment
209 +** 0.0.1 30 June,2009 Lei Chuanhua Initial version
210 +*******************************************************************************/
211 +
212 +#ifndef IFXMIPS_PCI_COMMON_H
213 +#define IFXMIPS_PCI_COMMON_H
214 +#include <linux/version.h>
215 +/*!
216 + \defgroup IFX_PCI_COM IFX PCI/PCIe common parts for OS integration
217 + \brief PCI/PCIe common parts
218 +*/
219 +
220 +/*!
221 + \defgroup IFX_PCI_COM_OS OS APIs
222 + \ingroup IFX_PCI_COM
223 + \brief PCI/PCIe bus driver OS interface functions
224 +*/
225 +/*!
226 + \file ifxmips_pci_common.h
227 + \ingroup IFX_PCI_COM
228 + \brief PCI/PCIe bus driver common OS header file
229 +*/
230 +#define IFX_PCI_CONST const
231 +#ifdef CONFIG_IFX_PCI
232 +extern int ifx_pci_bios_map_irq(IFX_PCI_CONST struct pci_dev *dev, u8 slot, u8 pin);
233 +extern int ifx_pci_bios_plat_dev_init(struct pci_dev *dev);
234 +#endif /* COFNIG_IFX_PCI */
235 +
236 +#ifdef CONFIG_PCIE_LANTIQ
237 +extern int ifx_pcie_bios_map_irq(IFX_PCI_CONST struct pci_dev *dev, u8 slot, u8 pin);
238 +extern int ifx_pcie_bios_plat_dev_init(struct pci_dev *dev);
239 +#endif
240 +
241 +#endif /* IFXMIPS_PCI_COMMON_H */
242 +
243 --- /dev/null
244 +++ b/arch/mips/pci/ifxmips_pcie.c
245 @@ -0,0 +1,1092 @@
246 +/*
247 + * This program is free software; you can redistribute it and/or modify it
248 + * under the terms of the GNU General Public License version 2 as published
249 + * by the Free Software Foundation.
250 + *
251 + * Copyright (C) 2009 Lei Chuanhua <chuanhua.lei@infineon.com>
252 + * Copyright (C) 2013 John Crispin <blogic@openwrt.org>
253 + */
254 +
255 +#include <linux/types.h>
256 +#include <linux/pci.h>
257 +#include <linux/kernel.h>
258 +#include <linux/init.h>
259 +#include <linux/delay.h>
260 +#include <linux/mm.h>
261 +#include <asm/paccess.h>
262 +#include <linux/pci.h>
263 +#include <linux/pci_regs.h>
264 +#include <linux/module.h>
265 +
266 +#include "ifxmips_pcie.h"
267 +#include "ifxmips_pcie_reg.h"
268 +
269 +/* Enable 32bit io due to its mem mapped io nature */
270 +#define IFX_PCIE_ERROR_INT
271 +#define IFX_PCIE_IO_32BIT
272 +
273 +#define IFX_PCIE_IR (INT_NUM_IM4_IRL0 + 25)
274 +#define IFX_PCIE_INTA (INT_NUM_IM4_IRL0 + 8)
275 +#define IFX_PCIE_INTB (INT_NUM_IM4_IRL0 + 9)
276 +#define IFX_PCIE_INTC (INT_NUM_IM4_IRL0 + 10)
277 +#define IFX_PCIE_INTD (INT_NUM_IM4_IRL0 + 11)
278 +#define MS(_v, _f) (((_v) & (_f)) >> _f##_S)
279 +#define SM(_v, _f) (((_v) << _f##_S) & (_f))
280 +#define IFX_REG_SET_BIT(_f, _r) \
281 + IFX_REG_W32((IFX_REG_R32((_r)) &~ (_f)) | (_f), (_r))
282 +
283 +#define IFX_PCIE_LTSSM_ENABLE_TIMEOUT 10
284 +
285 +static DEFINE_SPINLOCK(ifx_pcie_lock);
286 +
287 +u32 g_pcie_debug_flag = PCIE_MSG_ANY & (~PCIE_MSG_CFG);
288 +
289 +static ifx_pcie_irq_t pcie_irqs[IFX_PCIE_CORE_NR] = {
290 + {
291 + .ir_irq = {
292 + .irq = IFX_PCIE_IR,
293 + .name = "ifx_pcie_rc0",
294 + },
295 +
296 + .legacy_irq = {
297 + {
298 + .irq_bit = PCIE_IRN_INTA,
299 + .irq = IFX_PCIE_INTA,
300 + },
301 + {
302 + .irq_bit = PCIE_IRN_INTB,
303 + .irq = IFX_PCIE_INTB,
304 + },
305 + {
306 + .irq_bit = PCIE_IRN_INTC,
307 + .irq = IFX_PCIE_INTC,
308 + },
309 + {
310 + .irq_bit = PCIE_IRN_INTD,
311 + .irq = IFX_PCIE_INTD,
312 + },
313 + },
314 + },
315 +
316 +};
317 +
318 +void ifx_pcie_debug(const char *fmt, ...)
319 +{
320 + static char buf[256] = {0}; /* XXX */
321 + va_list ap;
322 +
323 + va_start(ap, fmt);
324 + vsnprintf(buf, sizeof(buf), fmt, ap);
325 + va_end(ap);
326 +
327 + printk("%s", buf);
328 +}
329 +
330 +
331 +static inline int pcie_ltssm_enable(int pcie_port)
332 +{
333 + int i;
334 +
335 + /* Enable LTSSM */
336 + IFX_REG_W32(PCIE_RC_CCR_LTSSM_ENABLE, PCIE_RC_CCR(pcie_port));
337 +
338 + /* Wait for the link to come up */
339 + for (i = 0; i < IFX_PCIE_LTSSM_ENABLE_TIMEOUT; i++) {
340 + if (!(IFX_REG_R32(PCIE_LCTLSTS(pcie_port)) & PCIE_LCTLSTS_RETRAIN_PENDING))
341 + return 0;
342 + udelay(10);
343 + }
344 +
345 + printk("%s link timeout!!!!!\n", __func__);
346 + return -1;
347 +}
348 +
349 +static inline void pcie_status_register_clear(int pcie_port)
350 +{
351 + IFX_REG_W32(0, PCIE_RC_DR(pcie_port));
352 + IFX_REG_W32(0, PCIE_PCICMDSTS(pcie_port));
353 + IFX_REG_W32(0, PCIE_DCTLSTS(pcie_port));
354 + IFX_REG_W32(0, PCIE_LCTLSTS(pcie_port));
355 + IFX_REG_W32(0, PCIE_SLCTLSTS(pcie_port));
356 + IFX_REG_W32(0, PCIE_RSTS(pcie_port));
357 + IFX_REG_W32(0, PCIE_UES_R(pcie_port));
358 + IFX_REG_W32(0, PCIE_UEMR(pcie_port));
359 + IFX_REG_W32(0, PCIE_UESR(pcie_port));
360 + IFX_REG_W32(0, PCIE_CESR(pcie_port));
361 + IFX_REG_W32(0, PCIE_CEMR(pcie_port));
362 + IFX_REG_W32(0, PCIE_RESR(pcie_port));
363 + IFX_REG_W32(0, PCIE_PVCCRSR(pcie_port));
364 + IFX_REG_W32(0, PCIE_VC0_RSR0(pcie_port));
365 + IFX_REG_W32(0, PCIE_TPFCS(pcie_port));
366 + IFX_REG_W32(0, PCIE_TNPFCS(pcie_port));
367 + IFX_REG_W32(0, PCIE_TCFCS(pcie_port));
368 + IFX_REG_W32(0, PCIE_QSR(pcie_port));
369 + IFX_REG_W32(0, PCIE_IOBLSECS(pcie_port));
370 +}
371 +
372 +static inline int ifx_pcie_link_up(int pcie_port)
373 +{
374 + return (IFX_REG_R32(PCIE_PHY_SR(pcie_port)) & PCIE_PHY_SR_PHY_LINK_UP) ? 1 : 0;
375 +}
376 +
377 +
378 +static inline void pcie_mem_io_setup(int pcie_port)
379 +{
380 + u32 reg;
381 + /*
382 + * BAR[0:1] readonly register
383 + * RC contains only minimal BARs for packets mapped to this device
384 + * Mem/IO filters defines a range of memory occupied by memory mapped IO devices that
385 + * reside on the downstream side fo the bridge.
386 + */
387 + reg = SM((PCIE_MEM_PHY_PORT_TO_END(pcie_port) >> 20), PCIE_MBML_MEM_LIMIT_ADDR)
388 + | SM((PCIE_MEM_PHY_PORT_TO_BASE(pcie_port) >> 20), PCIE_MBML_MEM_BASE_ADDR);
389 +
390 + IFX_REG_W32(reg, PCIE_MBML(pcie_port));
391 +
392 +
393 +#ifdef IFX_PCIE_PREFETCH_MEM_64BIT
394 + reg = SM((PCIE_MEM_PHY_PORT_TO_END(pcie_port) >> 20), PCIE_PMBL_END_ADDR)
395 + | SM((PCIE_MEM_PHY_PORT_TO_BASE(pcie_port) >> 20), PCIE_PMBL_UPPER_12BIT)
396 + | PCIE_PMBL_64BIT_ADDR;
397 + IFX_REG_W32(reg, PCIE_PMBL(pcie_port));
398 +
399 + /* Must configure upper 32bit */
400 + IFX_REG_W32(0, PCIE_PMBU32(pcie_port));
401 + IFX_REG_W32(0, PCIE_PMLU32(pcie_port));
402 +#else
403 + /* PCIe_PBML, same as MBML */
404 + IFX_REG_W32(IFX_REG_R32(PCIE_MBML(pcie_port)), PCIE_PMBL(pcie_port));
405 +#endif
406 +
407 + /* IO Address Range */
408 + reg = SM((PCIE_IO_PHY_PORT_TO_END(pcie_port) >> 12), PCIE_IOBLSECS_IO_LIMIT_ADDR)
409 + | SM((PCIE_IO_PHY_PORT_TO_BASE(pcie_port) >> 12), PCIE_IOBLSECS_IO_BASE_ADDR);
410 +#ifdef IFX_PCIE_IO_32BIT
411 + reg |= PCIE_IOBLSECS_32BIT_IO_ADDR;
412 +#endif /* IFX_PCIE_IO_32BIT */
413 + IFX_REG_W32(reg, PCIE_IOBLSECS(pcie_port));
414 +
415 +#ifdef IFX_PCIE_IO_32BIT
416 + reg = SM((PCIE_IO_PHY_PORT_TO_END(pcie_port) >> 16), PCIE_IO_BANDL_UPPER_16BIT_IO_LIMIT)
417 + | SM((PCIE_IO_PHY_PORT_TO_BASE(pcie_port) >> 16), PCIE_IO_BANDL_UPPER_16BIT_IO_BASE);
418 + IFX_REG_W32(reg, PCIE_IO_BANDL(pcie_port));
419 +
420 +#endif /* IFX_PCIE_IO_32BIT */
421 +}
422 +
423 +static inline void
424 +pcie_device_setup(int pcie_port)
425 +{
426 + u32 reg;
427 +
428 + /* Device capability register, set up Maximum payload size */
429 + reg = IFX_REG_R32(PCIE_DCAP(pcie_port));
430 + reg |= PCIE_DCAP_ROLE_BASE_ERR_REPORT;
431 + reg |= SM(PCIE_MAX_PAYLOAD_128, PCIE_DCAP_MAX_PAYLOAD_SIZE);
432 +
433 + /* Only available for EP */
434 + reg &= ~(PCIE_DCAP_EP_L0S_LATENCY | PCIE_DCAP_EP_L1_LATENCY);
435 + IFX_REG_W32(reg, PCIE_DCAP(pcie_port));
436 +
437 + /* Device control and status register */
438 + /* Set Maximum Read Request size for the device as a Requestor */
439 + reg = IFX_REG_R32(PCIE_DCTLSTS(pcie_port));
440 +
441 + /*
442 + * Request size can be larger than the MPS used, but the completions returned
443 + * for the read will be bounded by the MPS size.
444 + * In our system, Max request size depends on AHB burst size. It is 64 bytes.
445 + * but we set it as 128 as minimum one.
446 + */
447 + reg |= SM(PCIE_MAX_PAYLOAD_128, PCIE_DCTLSTS_MAX_READ_SIZE)
448 + | SM(PCIE_MAX_PAYLOAD_128, PCIE_DCTLSTS_MAX_PAYLOAD_SIZE);
449 +
450 + /* Enable relaxed ordering, no snoop, and all kinds of errors */
451 + reg |= PCIE_DCTLSTS_RELAXED_ORDERING_EN | PCIE_DCTLSTS_ERR_EN | PCIE_DCTLSTS_NO_SNOOP_EN;
452 +
453 + IFX_REG_W32(reg, PCIE_DCTLSTS(pcie_port));
454 +}
455 +
456 +static inline void
457 +pcie_link_setup(int pcie_port)
458 +{
459 + u32 reg;
460 +
461 + /*
462 + * XXX, Link capability register, bit 18 for EP CLKREQ# dynamic clock management for L1, L2/3 CPM
463 + * L0s is reported during link training via TS1 order set by N_FTS
464 + */
465 + reg = IFX_REG_R32(PCIE_LCAP(pcie_port));
466 + reg &= ~PCIE_LCAP_L0S_EIXT_LATENCY;
467 + reg |= SM(3, PCIE_LCAP_L0S_EIXT_LATENCY);
468 + IFX_REG_W32(reg, PCIE_LCAP(pcie_port));
469 +
470 + /* Link control and status register */
471 + reg = IFX_REG_R32(PCIE_LCTLSTS(pcie_port));
472 +
473 + /* Link Enable, ASPM enabled */
474 + reg &= ~PCIE_LCTLSTS_LINK_DISABLE;
475 +
476 +#ifdef CONFIG_PCIEASPM
477 + /*
478 + * We use the same physical reference clock that the platform provides on the connector
479 + * It paved the way for ASPM to calculate the new exit Latency
480 + */
481 + reg |= PCIE_LCTLSTS_SLOT_CLK_CFG;
482 + reg |= PCIE_LCTLSTS_COM_CLK_CFG;
483 + /*
484 + * We should disable ASPM by default except that we have dedicated power management support
485 + * Enable ASPM will cause the system hangup/instability, performance degration
486 + */
487 + reg |= PCIE_LCTLSTS_ASPM_ENABLE;
488 +#else
489 + reg &= ~PCIE_LCTLSTS_ASPM_ENABLE;
490 +#endif /* CONFIG_PCIEASPM */
491 +
492 + /*
493 + * The maximum size of any completion with data packet is bounded by the MPS setting
494 + * in device control register
495 + */
496 +
497 + /* RCB may cause multiple split transactions, two options available, we use 64 byte RCB */
498 + reg &= ~ PCIE_LCTLSTS_RCB128;
499 +
500 + IFX_REG_W32(reg, PCIE_LCTLSTS(pcie_port));
501 +}
502 +
503 +static inline void pcie_error_setup(int pcie_port)
504 +{
505 + u32 reg;
506 +
507 + /*
508 + * Forward ERR_COR, ERR_NONFATAL, ERR_FATAL to the backbone
509 + * Poisoned write TLPs and completions indicating poisoned TLPs will set the PCIe_PCICMDSTS.MDPE
510 + */
511 + reg = IFX_REG_R32(PCIE_INTRBCTRL(pcie_port));
512 + reg |= PCIE_INTRBCTRL_SERR_ENABLE | PCIE_INTRBCTRL_PARITY_ERR_RESP_ENABLE;
513 +
514 + IFX_REG_W32(reg, PCIE_INTRBCTRL(pcie_port));
515 +
516 + /* Uncorrectable Error Mask Register, Unmask <enable> all bits in PCIE_UESR */
517 + reg = IFX_REG_R32(PCIE_UEMR(pcie_port));
518 + reg &= ~PCIE_ALL_UNCORRECTABLE_ERR;
519 + IFX_REG_W32(reg, PCIE_UEMR(pcie_port));
520 +
521 + /* Uncorrectable Error Severity Register, ALL errors are FATAL */
522 + IFX_REG_W32(PCIE_ALL_UNCORRECTABLE_ERR, PCIE_UESR(pcie_port));
523 +
524 + /* Correctable Error Mask Register, unmask <enable> all bits */
525 + reg = IFX_REG_R32(PCIE_CEMR(pcie_port));
526 + reg &= ~PCIE_CORRECTABLE_ERR;
527 + IFX_REG_W32(reg, PCIE_CEMR(pcie_port));
528 +
529 + /* Advanced Error Capabilities and Control Registr */
530 + reg = IFX_REG_R32(PCIE_AECCR(pcie_port));
531 + reg |= PCIE_AECCR_ECRC_CHECK_EN | PCIE_AECCR_ECRC_GEN_EN;
532 + IFX_REG_W32(reg, PCIE_AECCR(pcie_port));
533 +
534 + /* Root Error Command Register, Report all types of errors */
535 + reg = IFX_REG_R32(PCIE_RECR(pcie_port));
536 + reg |= PCIE_RECR_ERR_REPORT_EN;
537 + IFX_REG_W32(reg, PCIE_RECR(pcie_port));
538 +
539 + /* Clear the Root status register */
540 + reg = IFX_REG_R32(PCIE_RESR(pcie_port));
541 + IFX_REG_W32(reg, PCIE_RESR(pcie_port));
542 +}
543 +
544 +static inline void pcie_port_logic_setup(int pcie_port)
545 +{
546 + u32 reg;
547 +
548 + /* FTS number, default 12, increase to 63, may increase time from/to L0s to L0 */
549 + reg = IFX_REG_R32(PCIE_AFR(pcie_port));
550 + reg &= ~(PCIE_AFR_FTS_NUM | PCIE_AFR_COM_FTS_NUM);
551 + reg |= SM(PCIE_AFR_FTS_NUM_DEFAULT, PCIE_AFR_FTS_NUM)
552 + | SM(PCIE_AFR_FTS_NUM_DEFAULT, PCIE_AFR_COM_FTS_NUM);
553 + /* L0s and L1 entry latency */
554 + reg &= ~(PCIE_AFR_L0S_ENTRY_LATENCY | PCIE_AFR_L1_ENTRY_LATENCY);
555 + reg |= SM(PCIE_AFR_L0S_ENTRY_LATENCY_DEFAULT, PCIE_AFR_L0S_ENTRY_LATENCY)
556 + | SM(PCIE_AFR_L1_ENTRY_LATENCY_DEFAULT, PCIE_AFR_L1_ENTRY_LATENCY);
557 + IFX_REG_W32(reg, PCIE_AFR(pcie_port));
558 +
559 +
560 + /* Port Link Control Register */
561 + reg = IFX_REG_R32(PCIE_PLCR(pcie_port));
562 + reg |= PCIE_PLCR_DLL_LINK_EN; /* Enable the DLL link */
563 + IFX_REG_W32(reg, PCIE_PLCR(pcie_port));
564 +
565 + /* Lane Skew Register */
566 + reg = IFX_REG_R32(PCIE_LSR(pcie_port));
567 + /* Enable ACK/NACK and FC */
568 + reg &= ~(PCIE_LSR_ACKNAK_DISABLE | PCIE_LSR_FC_DISABLE);
569 + IFX_REG_W32(reg, PCIE_LSR(pcie_port));
570 +
571 + /* Symbol Timer Register and Filter Mask Register 1 */
572 + reg = IFX_REG_R32(PCIE_STRFMR(pcie_port));
573 +
574 + /* Default SKP interval is very accurate already, 5us */
575 + /* Enable IO/CFG transaction */
576 + reg |= PCIE_STRFMR_RX_CFG_TRANS_ENABLE | PCIE_STRFMR_RX_IO_TRANS_ENABLE;
577 + /* Disable FC WDT */
578 + reg &= ~PCIE_STRFMR_FC_WDT_DISABLE;
579 + IFX_REG_W32(reg, PCIE_STRFMR(pcie_port));
580 +
581 + /* Filter Masker Register 2 */
582 + reg = IFX_REG_R32(PCIE_FMR2(pcie_port));
583 + reg |= PCIE_FMR2_VENDOR_MSG1_PASSED_TO_TRGT1 | PCIE_FMR2_VENDOR_MSG0_PASSED_TO_TRGT1;
584 + IFX_REG_W32(reg, PCIE_FMR2(pcie_port));
585 +
586 + /* VC0 Completion Receive Queue Control Register */
587 + reg = IFX_REG_R32(PCIE_VC0_CRQCR(pcie_port));
588 + reg &= ~PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE;
589 + reg |= SM(PCIE_VC0_TLP_QUEUE_MODE_BYPASS, PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE);
590 + IFX_REG_W32(reg, PCIE_VC0_CRQCR(pcie_port));
591 +}
592 +
593 +static inline void pcie_rc_cfg_reg_setup(int pcie_port)
594 +{
595 + u32 reg;
596 +
597 + /* Disable LTSSM */
598 + IFX_REG_W32(0, PCIE_RC_CCR(pcie_port)); /* Disable LTSSM */
599 +
600 + pcie_mem_io_setup(pcie_port);
601 +
602 + /* XXX, MSI stuff should only apply to EP */
603 + /* MSI Capability: Only enable 32-bit addresses */
604 + reg = IFX_REG_R32(PCIE_MCAPR(pcie_port));
605 + reg &= ~PCIE_MCAPR_ADDR64_CAP;
606 +
607 + reg |= PCIE_MCAPR_MSI_ENABLE;
608 +
609 + /* Disable multiple message */
610 + reg &= ~(PCIE_MCAPR_MULTI_MSG_CAP | PCIE_MCAPR_MULTI_MSG_ENABLE);
611 + IFX_REG_W32(reg, PCIE_MCAPR(pcie_port));
612 +
613 +
614 + /* Enable PME, Soft reset enabled */
615 + reg = IFX_REG_R32(PCIE_PM_CSR(pcie_port));
616 + reg |= PCIE_PM_CSR_PME_ENABLE | PCIE_PM_CSR_SW_RST;
617 + IFX_REG_W32(reg, PCIE_PM_CSR(pcie_port));
618 +
619 + /* setup the bus */
620 + reg = SM(0, PCIE_BNR_PRIMARY_BUS_NUM) | SM(1, PCIE_PNR_SECONDARY_BUS_NUM) | SM(0xFF, PCIE_PNR_SUB_BUS_NUM);
621 + IFX_REG_W32(reg, PCIE_BNR(pcie_port));
622 +
623 +
624 + pcie_device_setup(pcie_port);
625 + pcie_link_setup(pcie_port);
626 + pcie_error_setup(pcie_port);
627 +
628 + /* Root control and capabilities register */
629 + reg = IFX_REG_R32(PCIE_RCTLCAP(pcie_port));
630 + reg |= PCIE_RCTLCAP_SERR_ENABLE | PCIE_RCTLCAP_PME_INT_EN;
631 + IFX_REG_W32(reg, PCIE_RCTLCAP(pcie_port));
632 +
633 + /* Port VC Capability Register 2 */
634 + reg = IFX_REG_R32(PCIE_PVC2(pcie_port));
635 + reg &= ~PCIE_PVC2_VC_ARB_WRR;
636 + reg |= PCIE_PVC2_VC_ARB_16P_FIXED_WRR;
637 + IFX_REG_W32(reg, PCIE_PVC2(pcie_port));
638 +
639 + /* VC0 Resource Capability Register */
640 + reg = IFX_REG_R32(PCIE_VC0_RC(pcie_port));
641 + reg &= ~PCIE_VC0_RC_REJECT_SNOOP;
642 + IFX_REG_W32(reg, PCIE_VC0_RC(pcie_port));
643 +
644 + pcie_port_logic_setup(pcie_port);
645 +}
646 +
647 +static int ifx_pcie_wait_phy_link_up(int pcie_port)
648 +{
649 +#define IFX_PCIE_PHY_LINK_UP_TIMEOUT 1000 /* XXX, tunable */
650 + int i;
651 +
652 + /* Wait for PHY link is up */
653 + for (i = 0; i < IFX_PCIE_PHY_LINK_UP_TIMEOUT; i++) {
654 + if (ifx_pcie_link_up(pcie_port)) {
655 + break;
656 + }
657 + udelay(100);
658 + }
659 + if (i >= IFX_PCIE_PHY_LINK_UP_TIMEOUT) {
660 + printk(KERN_ERR "%s timeout\n", __func__);
661 + return -1;
662 + }
663 +
664 + /* Check data link up or not */
665 + if (!(IFX_REG_R32(PCIE_RC_DR(pcie_port)) & PCIE_RC_DR_DLL_UP)) {
666 + printk(KERN_ERR "%s DLL link is still down\n", __func__);
667 + return -1;
668 + }
669 +
670 + /* Check Data link active or not */
671 + if (!(IFX_REG_R32(PCIE_LCTLSTS(pcie_port)) & PCIE_LCTLSTS_DLL_ACTIVE)) {
672 + printk(KERN_ERR "%s DLL is not active\n", __func__);
673 + return -1;
674 + }
675 + return 0;
676 +}
677 +
678 +static inline int pcie_app_loigc_setup(int pcie_port)
679 +{
680 + /* supress ahb bus errrors */
681 + IFX_REG_W32(PCIE_AHB_CTRL_BUS_ERROR_SUPPRESS, PCIE_AHB_CTRL(pcie_port));
682 +
683 + /* Pull PCIe EP out of reset */
684 + pcie_device_rst_deassert(pcie_port);
685 +
686 + /* Start LTSSM training between RC and EP */
687 + pcie_ltssm_enable(pcie_port);
688 +
689 + /* Check PHY status after enabling LTSSM */
690 + if (ifx_pcie_wait_phy_link_up(pcie_port) != 0)
691 + return -1;
692 +
693 + return 0;
694 +}
695 +
696 +/*
697 + * The numbers below are directly from the PCIe spec table 3-4/5.
698 + */
699 +static inline void pcie_replay_time_update(int pcie_port)
700 +{
701 + u32 reg;
702 + int nlw;
703 + int rtl;
704 +
705 + reg = IFX_REG_R32(PCIE_LCTLSTS(pcie_port));
706 +
707 + nlw = MS(reg, PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH);
708 + switch (nlw) {
709 + case PCIE_MAX_LENGTH_WIDTH_X1:
710 + rtl = 1677;
711 + break;
712 + case PCIE_MAX_LENGTH_WIDTH_X2:
713 + rtl = 867;
714 + break;
715 + case PCIE_MAX_LENGTH_WIDTH_X4:
716 + rtl = 462;
717 + break;
718 + case PCIE_MAX_LENGTH_WIDTH_X8:
719 + rtl = 258;
720 + break;
721 + default:
722 + rtl = 1677;
723 + break;
724 + }
725 + reg = IFX_REG_R32(PCIE_ALTRT(pcie_port));
726 + reg &= ~PCIE_ALTRT_REPLAY_TIME_LIMIT;
727 + reg |= SM(rtl, PCIE_ALTRT_REPLAY_TIME_LIMIT);
728 + IFX_REG_W32(reg, PCIE_ALTRT(pcie_port));
729 +}
730 +
731 +/*
732 + * Table 359 Enhanced Configuration Address Mapping1)
733 + * 1) This table is defined in Table 7-1, page 341, PCI Express Base Specification v1.1
734 + * Memory Address PCI Express Configuration Space
735 + * A[(20+n-1):20] Bus Number 1 < n < 8
736 + * A[19:15] Device Number
737 + * A[14:12] Function Number
738 + * A[11:8] Extended Register Number
739 + * A[7:2] Register Number
740 + * A[1:0] Along with size of the access, used to generate Byte Enables
741 + * For VR9, only the address bits [22:0] are mapped to the configuration space:
742 + * . Address bits [22:20] select the target bus (1-of-8)1)
743 + * . Address bits [19:15] select the target device (1-of-32) on the bus
744 + * . Address bits [14:12] select the target function (1-of-8) within the device.
745 + * . Address bits [11:2] selects the target dword (1-of-1024) within the selected function.s configuration space
746 + * . Address bits [1:0] define the start byte location within the selected dword.
747 + */
748 +static inline u32 pcie_bus_addr(u8 bus_num, u16 devfn, int where)
749 +{
750 + u32 addr;
751 + u8 bus;
752 +
753 + if (!bus_num) {
754 + /* type 0 */
755 + addr = ((PCI_SLOT(devfn) & 0x1F) << 15) | ((PCI_FUNC(devfn) & 0x7) << 12) | ((where & 0xFFF)& ~3);
756 + } else {
757 + bus = bus_num;
758 + /* type 1, only support 8 buses */
759 + addr = ((bus & 0x7) << 20) | ((PCI_SLOT(devfn) & 0x1F) << 15) |
760 + ((PCI_FUNC(devfn) & 0x7) << 12) | ((where & 0xFFF) & ~3);
761 + }
762 + return addr;
763 +}
764 +
765 +static int pcie_valid_config(int pcie_port, int bus, int dev)
766 +{
767 + /* RC itself */
768 + if ((bus == 0) && (dev == 0)) {
769 + return 1;
770 + }
771 +
772 + /* No physical link */
773 + if (!ifx_pcie_link_up(pcie_port)) {
774 + return 0;
775 + }
776 +
777 + /* Bus zero only has RC itself
778 + * XXX, check if EP will be integrated
779 + */
780 + if ((bus == 0) && (dev != 0)) {
781 + return 0;
782 + }
783 +
784 + /* Maximum 8 buses supported for VRX */
785 + if (bus > 9) {
786 + return 0;
787 + }
788 +
789 + /*
790 + * PCIe is PtP link, one bus only supports only one device
791 + * except bus zero and PCIe switch which is virtual bus device
792 + * The following two conditions really depends on the system design
793 + * and attached the device.
794 + * XXX, how about more new switch
795 + */
796 + if ((bus == 1) && (dev != 0)) {
797 + return 0;
798 + }
799 +
800 + if ((bus >= 3) && (dev != 0)) {
801 + return 0;
802 + }
803 + return 1;
804 +}
805 +
806 +static inline u32 ifx_pcie_cfg_rd(int pcie_port, u32 reg)
807 +{
808 + return IFX_REG_R32((volatile u32 *)(PCIE_CFG_PORT_TO_BASE(pcie_port) + reg));
809 +}
810 +
811 +static inline void ifx_pcie_cfg_wr(int pcie_port, unsigned int reg, u32 val)
812 +{
813 + IFX_REG_W32( val, (volatile u32 *)(PCIE_CFG_PORT_TO_BASE(pcie_port) + reg));
814 +}
815 +
816 +static inline u32 ifx_pcie_rc_cfg_rd(int pcie_port, u32 reg)
817 +{
818 + return IFX_REG_R32((volatile u32 *)(PCIE_RC_PORT_TO_BASE(pcie_port) + reg));
819 +}
820 +
821 +static inline void ifx_pcie_rc_cfg_wr(int pcie_port, unsigned int reg, u32 val)
822 +{
823 + IFX_REG_W32(val, (volatile u32 *)(PCIE_RC_PORT_TO_BASE(pcie_port) + reg));
824 +}
825 +
826 +u32 ifx_pcie_bus_enum_read_hack(int where, u32 value)
827 +{
828 + u32 tvalue = value;
829 +
830 + if (where == PCI_PRIMARY_BUS) {
831 + u8 primary, secondary, subordinate;
832 +
833 + primary = tvalue & 0xFF;
834 + secondary = (tvalue >> 8) & 0xFF;
835 + subordinate = (tvalue >> 16) & 0xFF;
836 + primary += pcibios_1st_host_bus_nr();
837 + secondary += pcibios_1st_host_bus_nr();
838 + subordinate += pcibios_1st_host_bus_nr();
839 + tvalue = (tvalue & 0xFF000000) | (u32)primary | (u32)(secondary << 8) | (u32)(subordinate << 16);
840 + }
841 + return tvalue;
842 +}
843 +
844 +u32 ifx_pcie_bus_enum_write_hack(int where, u32 value)
845 +{
846 + u32 tvalue = value;
847 +
848 + if (where == PCI_PRIMARY_BUS) {
849 + u8 primary, secondary, subordinate;
850 +
851 + primary = tvalue & 0xFF;
852 + secondary = (tvalue >> 8) & 0xFF;
853 + subordinate = (tvalue >> 16) & 0xFF;
854 + if (primary > 0 && primary != 0xFF) {
855 + primary -= pcibios_1st_host_bus_nr();
856 + }
857 +
858 + if (secondary > 0 && secondary != 0xFF) {
859 + secondary -= pcibios_1st_host_bus_nr();
860 + }
861 + if (subordinate > 0 && subordinate != 0xFF) {
862 + subordinate -= pcibios_1st_host_bus_nr();
863 + }
864 + tvalue = (tvalue & 0xFF000000) | (u32)primary | (u32)(secondary << 8) | (u32)(subordinate << 16);
865 + }
866 + else if (where == PCI_SUBORDINATE_BUS) {
867 + u8 subordinate = tvalue & 0xFF;
868 +
869 + subordinate = subordinate > 0 ? subordinate - pcibios_1st_host_bus_nr() : 0;
870 + tvalue = subordinate;
871 + }
872 + return tvalue;
873 +}
874 +
875 +static int ifx_pcie_read_config(struct pci_bus *bus, u32 devfn,
876 + int where, int size, u32 *value)
877 +{
878 + u32 data = 0;
879 + int bus_number = bus->number;
880 + static const u32 mask[8] = {0, 0xff, 0xffff, 0, 0xffffffff, 0, 0, 0};
881 + int ret = PCIBIOS_SUCCESSFUL;
882 + struct ifx_pci_controller *ctrl = bus->sysdata;
883 + int pcie_port = ctrl->port;
884 +
885 + if (unlikely(size != 1 && size != 2 && size != 4)){
886 + ret = PCIBIOS_BAD_REGISTER_NUMBER;
887 + goto out;
888 + }
889 +
890 + /* Make sure the address is aligned to natural boundary */
891 + if (unlikely(((size - 1) & where))) {
892 + ret = PCIBIOS_BAD_REGISTER_NUMBER;
893 + goto out;
894 + }
895 +
896 + /*
897 + * If we are second controller, we have to cheat OS so that it assume
898 + * its bus number starts from 0 in host controller
899 + */
900 + bus_number = ifx_pcie_bus_nr_deduct(bus_number, pcie_port);
901 +
902 + /*
903 + * We need to force the bus number to be zero on the root
904 + * bus. Linux numbers the 2nd root bus to start after all
905 + * busses on root 0.
906 + */
907 + if (bus->parent == NULL) {
908 + bus_number = 0;
909 + }
910 +
911 + /*
912 + * PCIe only has a single device connected to it. It is
913 + * always device ID 0. Don't bother doing reads for other
914 + * device IDs on the first segment.
915 + */
916 + if ((bus_number == 0) && (PCI_SLOT(devfn) != 0)) {
917 + ret = PCIBIOS_FUNC_NOT_SUPPORTED;
918 + goto out;
919 + }
920 +
921 + if (pcie_valid_config(pcie_port, bus_number, PCI_SLOT(devfn)) == 0) {
922 + *value = 0xffffffff;
923 + ret = PCIBIOS_DEVICE_NOT_FOUND;
924 + goto out;
925 + }
926 +
927 + PCIE_IRQ_LOCK(ifx_pcie_lock);
928 + if (bus_number == 0) { /* RC itself */
929 + u32 t;
930 +
931 + t = (where & ~3);
932 + data = ifx_pcie_rc_cfg_rd(pcie_port, t);
933 + } else {
934 + u32 addr = pcie_bus_addr(bus_number, devfn, where);
935 +
936 + data = ifx_pcie_cfg_rd(pcie_port, addr);
937 + #ifdef CONFIG_IFX_PCIE_HW_SWAP
938 + data = le32_to_cpu(data);
939 + #endif /* CONFIG_IFX_PCIE_HW_SWAP */
940 + }
941 + /* To get a correct PCI topology, we have to restore the bus number to OS */
942 + data = ifx_pcie_bus_enum_hack(bus, devfn, where, data, pcie_port, 1);
943 +
944 + PCIE_IRQ_UNLOCK(ifx_pcie_lock);
945 +
946 + *value = (data >> (8 * (where & 3))) & mask[size & 7];
947 +out:
948 + return ret;
949 +}
950 +
951 +static u32 ifx_pcie_size_to_value(int where, int size, u32 data, u32 value)
952 +{
953 + u32 shift;
954 + u32 tdata = data;
955 +
956 + switch (size) {
957 + case 1:
958 + shift = (where & 0x3) << 3;
959 + tdata &= ~(0xffU << shift);
960 + tdata |= ((value & 0xffU) << shift);
961 + break;
962 + case 2:
963 + shift = (where & 3) << 3;
964 + tdata &= ~(0xffffU << shift);
965 + tdata |= ((value & 0xffffU) << shift);
966 + break;
967 + case 4:
968 + tdata = value;
969 + break;
970 + }
971 + return tdata;
972 +}
973 +
974 +static int ifx_pcie_write_config(struct pci_bus *bus, u32 devfn,
975 + int where, int size, u32 value)
976 +{
977 + int bus_number = bus->number;
978 + int ret = PCIBIOS_SUCCESSFUL;
979 + struct ifx_pci_controller *ctrl = bus->sysdata;
980 + int pcie_port = ctrl->port;
981 + u32 tvalue = value;
982 + u32 data;
983 +
984 + /* Make sure the address is aligned to natural boundary */
985 + if (unlikely(((size - 1) & where))) {
986 + ret = PCIBIOS_BAD_REGISTER_NUMBER;
987 + goto out;
988 + }
989 + /*
990 + * If we are second controller, we have to cheat OS so that it assume
991 + * its bus number starts from 0 in host controller
992 + */
993 + bus_number = ifx_pcie_bus_nr_deduct(bus_number, pcie_port);
994 +
995 + /*
996 + * We need to force the bus number to be zero on the root
997 + * bus. Linux numbers the 2nd root bus to start after all
998 + * busses on root 0.
999 + */
1000 + if (bus->parent == NULL) {
1001 + bus_number = 0;
1002 + }
1003 +
1004 + if (pcie_valid_config(pcie_port, bus_number, PCI_SLOT(devfn)) == 0) {
1005 + ret = PCIBIOS_DEVICE_NOT_FOUND;
1006 + goto out;
1007 + }
1008 +
1009 + /* XXX, some PCIe device may need some delay */
1010 + PCIE_IRQ_LOCK(ifx_pcie_lock);
1011 +
1012 + /*
1013 + * To configure the correct bus topology using native way, we have to cheat Os so that
1014 + * it can configure the PCIe hardware correctly.
1015 + */
1016 + tvalue = ifx_pcie_bus_enum_hack(bus, devfn, where, value, pcie_port, 0);
1017 +
1018 + if (bus_number == 0) { /* RC itself */
1019 + u32 t;
1020 +
1021 + t = (where & ~3);
1022 + data = ifx_pcie_rc_cfg_rd(pcie_port, t);
1023 +
1024 + data = ifx_pcie_size_to_value(where, size, data, tvalue);
1025 +
1026 + ifx_pcie_rc_cfg_wr(pcie_port, t, data);
1027 + } else {
1028 + u32 addr = pcie_bus_addr(bus_number, devfn, where);
1029 +
1030 + data = ifx_pcie_cfg_rd(pcie_port, addr);
1031 +#ifdef CONFIG_IFX_PCIE_HW_SWAP
1032 + data = le32_to_cpu(data);
1033 +#endif
1034 +
1035 + data = ifx_pcie_size_to_value(where, size, data, tvalue);
1036 +#ifdef CONFIG_IFX_PCIE_HW_SWAP
1037 + data = cpu_to_le32(data);
1038 +#endif
1039 + ifx_pcie_cfg_wr(pcie_port, addr, data);
1040 + }
1041 + PCIE_IRQ_UNLOCK(ifx_pcie_lock);
1042 +out:
1043 + return ret;
1044 +}
1045 +
1046 +static struct resource ifx_pcie_io_resource = {
1047 + .name = "PCIe0 I/O space",
1048 + .start = PCIE_IO_PHY_BASE,
1049 + .end = PCIE_IO_PHY_END,
1050 + .flags = IORESOURCE_IO,
1051 +};
1052 +
1053 +static struct resource ifx_pcie_mem_resource = {
1054 + .name = "PCIe0 Memory space",
1055 + .start = PCIE_MEM_PHY_BASE,
1056 + .end = PCIE_MEM_PHY_END,
1057 + .flags = IORESOURCE_MEM,
1058 +};
1059 +
1060 +static struct pci_ops ifx_pcie_ops = {
1061 + .read = ifx_pcie_read_config,
1062 + .write = ifx_pcie_write_config,
1063 +};
1064 +
1065 +static struct ifx_pci_controller ifx_pcie_controller[IFX_PCIE_CORE_NR] = {
1066 + {
1067 + .pcic = {
1068 + .pci_ops = &ifx_pcie_ops,
1069 + .mem_resource = &ifx_pcie_mem_resource,
1070 + .io_resource = &ifx_pcie_io_resource,
1071 + },
1072 + .port = IFX_PCIE_PORT0,
1073 + },
1074 +};
1075 +
1076 +#ifdef IFX_PCIE_ERROR_INT
1077 +
1078 +static irqreturn_t pcie_rc_core_isr(int irq, void *dev_id)
1079 +{
1080 + struct ifx_pci_controller *ctrl = (struct ifx_pci_controller *)dev_id;
1081 + int pcie_port = ctrl->port;
1082 + u32 reg;
1083 +
1084 + pr_debug("PCIe RC error intr %d\n", irq);
1085 + reg = IFX_REG_R32(PCIE_IRNCR(pcie_port));
1086 + reg &= PCIE_RC_CORE_COMBINED_INT;
1087 + IFX_REG_W32(reg, PCIE_IRNCR(pcie_port));
1088 +
1089 + return IRQ_HANDLED;
1090 +}
1091 +
1092 +static int
1093 +pcie_rc_core_int_init(int pcie_port)
1094 +{
1095 + int ret;
1096 +
1097 + /* Enable core interrupt */
1098 + IFX_REG_SET_BIT(PCIE_RC_CORE_COMBINED_INT, PCIE_IRNEN(pcie_port));
1099 +
1100 + /* Clear it first */
1101 + IFX_REG_SET_BIT(PCIE_RC_CORE_COMBINED_INT, PCIE_IRNCR(pcie_port));
1102 + ret = request_irq(pcie_irqs[pcie_port].ir_irq.irq, pcie_rc_core_isr, 0,
1103 + pcie_irqs[pcie_port].ir_irq.name, &ifx_pcie_controller[pcie_port]);
1104 + if (ret)
1105 + printk(KERN_ERR "%s request irq %d failed\n", __func__, IFX_PCIE_IR);
1106 +
1107 + return ret;
1108 +}
1109 +#endif
1110 +
1111 +int ifx_pcie_bios_map_irq(IFX_PCI_CONST struct pci_dev *dev, u8 slot, u8 pin)
1112 +{
1113 + u32 irq_bit = 0;
1114 + int irq = 0;
1115 + struct ifx_pci_controller *ctrl = dev->bus->sysdata;
1116 + int pcie_port = ctrl->port;
1117 +
1118 + printk("%s port %d dev %s slot %d pin %d \n", __func__, pcie_port, pci_name(dev), slot, pin);
1119 +
1120 + if ((pin == PCIE_LEGACY_DISABLE) || (pin > PCIE_LEGACY_INT_MAX)) {
1121 + printk(KERN_WARNING "WARNING: dev %s: invalid interrupt pin %d\n", pci_name(dev), pin);
1122 + return -1;
1123 + }
1124 +
1125 + /* Pin index so minus one */
1126 + irq_bit = pcie_irqs[pcie_port].legacy_irq[pin - 1].irq_bit;
1127 + irq = pcie_irqs[pcie_port].legacy_irq[pin - 1].irq;
1128 + IFX_REG_SET_BIT(irq_bit, PCIE_IRNEN(pcie_port));
1129 + IFX_REG_SET_BIT(irq_bit, PCIE_IRNCR(pcie_port));
1130 + printk("%s dev %s irq %d assigned\n", __func__, pci_name(dev), irq);
1131 + return irq;
1132 +}
1133 +
1134 +int ifx_pcie_bios_plat_dev_init(struct pci_dev *dev)
1135 +{
1136 + u16 config;
1137 +#ifdef IFX_PCIE_ERROR_INT
1138 + u32 dconfig;
1139 + int pos;
1140 +#endif
1141 +
1142 + /* Enable reporting System errors and parity errors on all devices */
1143 + /* Enable parity checking and error reporting */
1144 + pci_read_config_word(dev, PCI_COMMAND, &config);
1145 + config |= PCI_COMMAND_PARITY | PCI_COMMAND_SERR /*| PCI_COMMAND_INVALIDATE |
1146 + PCI_COMMAND_FAST_BACK*/;
1147 + pci_write_config_word(dev, PCI_COMMAND, config);
1148 +
1149 + if (dev->subordinate) {
1150 + /* Set latency timers on sub bridges */
1151 + pci_write_config_byte(dev, PCI_SEC_LATENCY_TIMER, 0x40); /* XXX, */
1152 + /* More bridge error detection */
1153 + pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &config);
1154 + config |= PCI_BRIDGE_CTL_PARITY | PCI_BRIDGE_CTL_SERR;
1155 + pci_write_config_word(dev, PCI_BRIDGE_CONTROL, config);
1156 + }
1157 +#ifdef IFX_PCIE_ERROR_INT
1158 + /* Enable the PCIe normal error reporting */
1159 + pos = pci_find_capability(dev, PCI_CAP_ID_EXP);
1160 + if (pos) {
1161 +
1162 + /* Disable system error generation in response to error messages */
1163 + pci_read_config_word(dev, pos + PCI_EXP_RTCTL, &config);
1164 + config &= ~(PCI_EXP_RTCTL_SECEE | PCI_EXP_RTCTL_SENFEE | PCI_EXP_RTCTL_SEFEE);
1165 + pci_write_config_word(dev, pos + PCI_EXP_RTCTL, config);
1166 +
1167 + /* Clear PCIE Capability's Device Status */
1168 + pci_read_config_word(dev, pos + PCI_EXP_DEVSTA, &config);
1169 + pci_write_config_word(dev, pos + PCI_EXP_DEVSTA, config);
1170 +
1171 + /* Update Device Control */
1172 + pci_read_config_word(dev, pos + PCI_EXP_DEVCTL, &config);
1173 + /* Correctable Error Reporting */
1174 + config |= PCI_EXP_DEVCTL_CERE;
1175 + /* Non-Fatal Error Reporting */
1176 + config |= PCI_EXP_DEVCTL_NFERE;
1177 + /* Fatal Error Reporting */
1178 + config |= PCI_EXP_DEVCTL_FERE;
1179 + /* Unsupported Request */
1180 + config |= PCI_EXP_DEVCTL_URRE;
1181 + pci_write_config_word(dev, pos + PCI_EXP_DEVCTL, config);
1182 + }
1183 +
1184 + /* Find the Advanced Error Reporting capability */
1185 + pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);
1186 + if (pos) {
1187 + /* Clear Uncorrectable Error Status */
1188 + pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_STATUS, &dconfig);
1189 + pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_STATUS, dconfig);
1190 + /* Enable reporting of all uncorrectable errors */
1191 + /* Uncorrectable Error Mask - turned on bits disable errors */
1192 + pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, 0);
1193 + /*
1194 + * Leave severity at HW default. This only controls if
1195 + * errors are reported as uncorrectable or
1196 + * correctable, not if the error is reported.
1197 + */
1198 + /* PCI_ERR_UNCOR_SEVER - Uncorrectable Error Severity */
1199 + /* Clear Correctable Error Status */
1200 + pci_read_config_dword(dev, pos + PCI_ERR_COR_STATUS, &dconfig);
1201 + pci_write_config_dword(dev, pos + PCI_ERR_COR_STATUS, dconfig);
1202 + /* Enable reporting of all correctable errors */
1203 + /* Correctable Error Mask - turned on bits disable errors */
1204 + pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, 0);
1205 + /* Advanced Error Capabilities */
1206 + pci_read_config_dword(dev, pos + PCI_ERR_CAP, &dconfig);
1207 + /* ECRC Generation Enable */
1208 + if (dconfig & PCI_ERR_CAP_ECRC_GENC) {
1209 + dconfig |= PCI_ERR_CAP_ECRC_GENE;
1210 + }
1211 + /* ECRC Check Enable */
1212 + if (dconfig & PCI_ERR_CAP_ECRC_CHKC) {
1213 + dconfig |= PCI_ERR_CAP_ECRC_CHKE;
1214 + }
1215 + pci_write_config_dword(dev, pos + PCI_ERR_CAP, dconfig);
1216 +
1217 + /* PCI_ERR_HEADER_LOG - Header Log Register (16 bytes) */
1218 + /* Enable Root Port's interrupt in response to error messages */
1219 + pci_write_config_dword(dev, pos + PCI_ERR_ROOT_COMMAND,
1220 + PCI_ERR_ROOT_CMD_COR_EN |
1221 + PCI_ERR_ROOT_CMD_NONFATAL_EN |
1222 + PCI_ERR_ROOT_CMD_FATAL_EN);
1223 + /* Clear the Root status register */
1224 + pci_read_config_dword(dev, pos + PCI_ERR_ROOT_STATUS, &dconfig);
1225 + pci_write_config_dword(dev, pos + PCI_ERR_ROOT_STATUS, dconfig);
1226 + }
1227 +#endif /* IFX_PCIE_ERROR_INT */
1228 + /* WAR, only 128 MRRS is supported, force all EPs to support this value */
1229 + pcie_set_readrq(dev, 128);
1230 + return 0;
1231 +}
1232 +
1233 +static int
1234 +pcie_rc_initialize(int pcie_port)
1235 +{
1236 + int i;
1237 +#define IFX_PCIE_PHY_LOOP_CNT 5
1238 +
1239 + pcie_rcu_endian_setup(pcie_port);
1240 +
1241 + pcie_ep_gpio_rst_init(pcie_port);
1242 +
1243 + /*
1244 + * XXX, PCIe elastic buffer bug will cause not to be detected. One more
1245 + * reset PCIe PHY will solve this issue
1246 + */
1247 + for (i = 0; i < IFX_PCIE_PHY_LOOP_CNT; i++) {
1248 + /* Disable PCIe PHY Analog part for sanity check */
1249 + pcie_phy_pmu_disable(pcie_port);
1250 +
1251 + pcie_phy_rst_assert(pcie_port);
1252 + pcie_phy_rst_deassert(pcie_port);
1253 +
1254 + /* Make sure PHY PLL is stable */
1255 + udelay(20);
1256 +
1257 + /* PCIe Core reset enabled, low active, sw programmed */
1258 + pcie_core_rst_assert(pcie_port);
1259 +
1260 + /* Put PCIe EP in reset status */
1261 + pcie_device_rst_assert(pcie_port);
1262 +
1263 + /* PCI PHY & Core reset disabled, high active, sw programmed */
1264 + pcie_core_rst_deassert(pcie_port);
1265 +
1266 + /* Already in a quiet state, program PLL, enable PHY, check ready bit */
1267 + pcie_phy_clock_mode_setup(pcie_port);
1268 +
1269 + /* Enable PCIe PHY and Clock */
1270 + pcie_core_pmu_setup(pcie_port);
1271 +
1272 + /* Clear status registers */
1273 + pcie_status_register_clear(pcie_port);
1274 +
1275 +#ifdef CONFIG_PCI_MSI
1276 + pcie_msi_init(pcie_port);
1277 +#endif /* CONFIG_PCI_MSI */
1278 + pcie_rc_cfg_reg_setup(pcie_port);
1279 +
1280 + /* Once link is up, break out */
1281 + if (pcie_app_loigc_setup(pcie_port) == 0)
1282 + break;
1283 + }
1284 + if (i >= IFX_PCIE_PHY_LOOP_CNT) {
1285 + printk(KERN_ERR "%s link up failed!!!!!\n", __func__);
1286 + return -EIO;
1287 + }
1288 + /* NB, don't increase ACK/NACK timer timeout value, which will cause a lot of COR errors */
1289 + pcie_replay_time_update(pcie_port);
1290 + return 0;
1291 +}
1292 +
1293 +static int __init ifx_pcie_bios_init(void)
1294 +{
1295 + void __iomem *io_map_base;
1296 + int pcie_port;
1297 + int startup_port;
1298 +
1299 + /* Enable AHB Master/ Slave */
1300 + pcie_ahb_pmu_setup();
1301 +
1302 + startup_port = IFX_PCIE_PORT0;
1303 +
1304 + for (pcie_port = startup_port; pcie_port < IFX_PCIE_CORE_NR; pcie_port++){
1305 + if (pcie_rc_initialize(pcie_port) == 0) {
1306 + IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s: ifx_pcie_cfg_base 0x%p\n",
1307 + __func__, PCIE_CFG_PORT_TO_BASE(pcie_port));
1308 + /* Otherwise, warning will pop up */
1309 + io_map_base = ioremap(PCIE_IO_PHY_PORT_TO_BASE(pcie_port), PCIE_IO_SIZE);
1310 + if (io_map_base == NULL) {
1311 + IFX_PCIE_PRINT(PCIE_MSG_ERR, "%s io space ioremap failed\n", __func__);
1312 + return -ENOMEM;
1313 + }
1314 + ifx_pcie_controller[pcie_port].pcic.io_map_base = (unsigned long)io_map_base;
1315 +
1316 + register_pci_controller(&ifx_pcie_controller[pcie_port].pcic);
1317 + /* XXX, clear error status */
1318 +
1319 + IFX_PCIE_PRINT(PCIE_MSG_INIT, "%s: mem_resource 0x%p, io_resource 0x%p\n",
1320 + __func__, &ifx_pcie_controller[pcie_port].pcic.mem_resource,
1321 + &ifx_pcie_controller[pcie_port].pcic.io_resource);
1322 +
1323 + #ifdef IFX_PCIE_ERROR_INT
1324 + pcie_rc_core_int_init(pcie_port);
1325 + #endif /* IFX_PCIE_ERROR_INT */
1326 + }
1327 + }
1328 +
1329 + return 0;
1330 +}
1331 +arch_initcall(ifx_pcie_bios_init);
1332 +
1333 +MODULE_LICENSE("GPL");
1334 +MODULE_AUTHOR("Chuanhua.Lei@infineon.com");
1335 +MODULE_SUPPORTED_DEVICE("Infineon builtin PCIe RC module");
1336 +MODULE_DESCRIPTION("Infineon builtin PCIe RC driver");
1337 +
1338 --- /dev/null
1339 +++ b/arch/mips/pci/ifxmips_pcie.h
1340 @@ -0,0 +1,131 @@
1341 +/******************************************************************************
1342 +**
1343 +** FILE NAME : ifxmips_pcie.h
1344 +** PROJECT : IFX UEIP for VRX200
1345 +** MODULES : PCIe module
1346 +**
1347 +** DATE : 02 Mar 2009
1348 +** AUTHOR : Lei Chuanhua
1349 +** DESCRIPTION : PCIe Root Complex Driver
1350 +** COPYRIGHT : Copyright (c) 2009
1351 +** Infineon Technologies AG
1352 +** Am Campeon 1-12, 85579 Neubiberg, Germany
1353 +**
1354 +** This program is free software; you can redistribute it and/or modify
1355 +** it under the terms of the GNU General Public License as published by
1356 +** the Free Software Foundation; either version 2 of the License, or
1357 +** (at your option) any later version.
1358 +** HISTORY
1359 +** $Version $Date $Author $Comment
1360 +** 0.0.1 17 Mar,2009 Lei Chuanhua Initial version
1361 +*******************************************************************************/
1362 +#ifndef IFXMIPS_PCIE_H
1363 +#define IFXMIPS_PCIE_H
1364 +#include <linux/version.h>
1365 +#include <linux/types.h>
1366 +#include <linux/pci.h>
1367 +#include <linux/interrupt.h>
1368 +#include "ifxmips_pci_common.h"
1369 +#include "ifxmips_pcie_reg.h"
1370 +
1371 +/*!
1372 + \defgroup IFX_PCIE PCI Express bus driver module
1373 + \brief PCI Express IP module support VRX200
1374 +*/
1375 +
1376 +/*!
1377 + \defgroup IFX_PCIE_OS OS APIs
1378 + \ingroup IFX_PCIE
1379 + \brief PCIe bus driver OS interface functions
1380 +*/
1381 +
1382 +/*!
1383 + \file ifxmips_pcie.h
1384 + \ingroup IFX_PCIE
1385 + \brief header file for PCIe module common header file
1386 +*/
1387 +#define PCIE_IRQ_LOCK(lock) do { \
1388 + unsigned long flags; \
1389 + spin_lock_irqsave(&(lock), flags);
1390 +#define PCIE_IRQ_UNLOCK(lock) \
1391 + spin_unlock_irqrestore(&(lock), flags); \
1392 +} while (0)
1393 +
1394 +#define PCIE_MSG_MSI 0x00000001
1395 +#define PCIE_MSG_ISR 0x00000002
1396 +#define PCIE_MSG_FIXUP 0x00000004
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1399 +#define PCIE_MSG_CFG (PCIE_MSG_READ_CFG | PCIE_MSG_WRITE_CFG)
1400 +#define PCIE_MSG_REG 0x00000020
1401 +#define PCIE_MSG_INIT 0x00000040
1402 +#define PCIE_MSG_ERR 0x00000080
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1404 +#define PCIE_MSG_ANY 0x000001ff
1405 +
1406 +#define IFX_PCIE_PORT0 0
1407 +#define IFX_PCIE_PORT1 1
1408 +
1409 +#ifdef CONFIG_IFX_PCIE_2ND_CORE
1410 +#define IFX_PCIE_CORE_NR 2
1411 +#else
1412 +#define IFX_PCIE_CORE_NR 1
1413 +#endif
1414 +
1415 +#define IFX_PCIE_ERROR_INT
1416 +
1417 +//#define IFX_PCIE_DBG
1418 +
1419 +#if defined(IFX_PCIE_DBG)
1420 +#define IFX_PCIE_PRINT(_m, _fmt, args...) do { \
1421 + ifx_pcie_debug((_fmt), ##args); \
1422 +} while (0)
1423 +
1424 +#define INLINE
1425 +#else
1426 +#define IFX_PCIE_PRINT(_m, _fmt, args...) \
1427 + do {} while(0)
1428 +#define INLINE inline
1429 +#endif
1430 +
1431 +struct ifx_pci_controller {
1432 + struct pci_controller pcic;
1433 +
1434 + /* RC specific, per host bus information */
1435 + u32 port; /* Port index, 0 -- 1st core, 1 -- 2nd core */
1436 +};
1437 +
1438 +typedef struct ifx_pcie_ir_irq {
1439 + const unsigned int irq;
1440 + const char name[16];
1441 +}ifx_pcie_ir_irq_t;
1442 +
1443 +typedef struct ifx_pcie_legacy_irq{
1444 + const u32 irq_bit;
1445 + const int irq;
1446 +}ifx_pcie_legacy_irq_t;
1447 +
1448 +typedef struct ifx_pcie_irq {
1449 + ifx_pcie_ir_irq_t ir_irq;
1450 + ifx_pcie_legacy_irq_t legacy_irq[PCIE_LEGACY_INT_MAX];
1451 +}ifx_pcie_irq_t;
1452 +
1453 +extern u32 g_pcie_debug_flag;
1454 +extern void ifx_pcie_debug(const char *fmt, ...);
1455 +extern void pcie_phy_clock_mode_setup(int pcie_port);
1456 +extern void pcie_msi_pic_init(int pcie_port);
1457 +extern u32 ifx_pcie_bus_enum_read_hack(int where, u32 value);
1458 +extern u32 ifx_pcie_bus_enum_write_hack(int where, u32 value);
1459 +
1460 +#define CONFIG_VR9
1461 +
1462 +#ifdef CONFIG_VR9
1463 +#include "ifxmips_pcie_vr9.h"
1464 +#elif defined (CONFIG_AR10)
1465 +#include "ifxmips_pcie_ar10.h"
1466 +#else
1467 +#error "PCIE: platform not defined"
1468 +#endif /* CONFIG_VR9 */
1469 +
1470 +#endif /* IFXMIPS_PCIE_H */
1471 +
1472 --- /dev/null
1473 +++ b/arch/mips/pci/ifxmips_pcie_ar10.h
1474 @@ -0,0 +1,290 @@
1475 +/****************************************************************************
1476 + Copyright (c) 2010
1477 + Lantiq Deutschland GmbH
1478 + Am Campeon 3; 85579 Neubiberg, Germany
1479 +
1480 + For licensing information, see the file 'LICENSE' in the root folder of
1481 + this software module.
1482 +
1483 + *****************************************************************************/
1484 +/*!
1485 + \file ifxmips_pcie_ar10.h
1486 + \ingroup IFX_PCIE
1487 + \brief PCIe RC driver ar10 specific file
1488 +*/
1489 +
1490 +#ifndef IFXMIPS_PCIE_AR10_H
1491 +#define IFXMIPS_PCIE_AR10_H
1492 +#ifndef AUTOCONF_INCLUDED
1493 +#include <linux/config.h>
1494 +#endif /* AUTOCONF_INCLUDED */
1495 +#include <linux/types.h>
1496 +#include <linux/delay.h>
1497 +
1498 +/* Project header file */
1499 +#include <asm/ifx/ifx_types.h>
1500 +#include <asm/ifx/ifx_pmu.h>
1501 +#include <asm/ifx/ifx_gpio.h>
1502 +#include <asm/ifx/ifx_ebu_led.h>
1503 +
1504 +static inline void pcie_ep_gpio_rst_init(int pcie_port)
1505 +{
1506 + ifx_ebu_led_enable();
1507 + if (pcie_port == 0) {
1508 + ifx_ebu_led_set_data(11, 1);
1509 + }
1510 + else {
1511 + ifx_ebu_led_set_data(12, 1);
1512 + }
1513 +}
1514 +
1515 +static inline void pcie_ahb_pmu_setup(void)
1516 +{
1517 + /* XXX, moved to CGU to control AHBM */
1518 +}
1519 +
1520 +static inline void pcie_rcu_endian_setup(int pcie_port)
1521 +{
1522 + u32 reg;
1523 +
1524 + reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN);
1525 + /* Inbound, big endian */
1526 + reg |= IFX_RCU_BE_AHB4S;
1527 + if (pcie_port == 0) {
1528 + reg |= IFX_RCU_BE_PCIE0M;
1529 +
1530 + #ifdef CONFIG_IFX_PCIE_HW_SWAP
1531 + /* Outbound, software swap needed */
1532 + reg |= IFX_RCU_BE_AHB3M;
1533 + reg &= ~IFX_RCU_BE_PCIE0S;
1534 + #else
1535 + /* Outbound little endian */
1536 + reg &= ~IFX_RCU_BE_AHB3M;
1537 + reg &= ~IFX_RCU_BE_PCIE0S;
1538 + #endif
1539 + }
1540 + else {
1541 + reg |= IFX_RCU_BE_PCIE1M;
1542 + #ifdef CONFIG_IFX_PCIE1_HW_SWAP
1543 + /* Outbound, software swap needed */
1544 + reg |= IFX_RCU_BE_AHB3M;
1545 + reg &= ~IFX_RCU_BE_PCIE1S;
1546 + #else
1547 + /* Outbound little endian */
1548 + reg &= ~IFX_RCU_BE_AHB3M;
1549 + reg &= ~IFX_RCU_BE_PCIE1S;
1550 + #endif
1551 + }
1552 +
1553 + IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN);
1554 + IFX_PCIE_PRINT(PCIE_MSG_REG, "%s IFX_RCU_AHB_ENDIAN: 0x%08x\n", __func__, IFX_REG_R32(IFX_RCU_AHB_ENDIAN));
1555 +}
1556 +
1557 +static inline void pcie_phy_pmu_enable(int pcie_port)
1558 +{
1559 + if (pcie_port == 0) { /* XXX, should use macro*/
1560 + PCIE0_PHY_PMU_SETUP(IFX_PMU_ENABLE);
1561 + }
1562 + else {
1563 + PCIE1_PHY_PMU_SETUP(IFX_PMU_ENABLE);
1564 + }
1565 +}
1566 +
1567 +static inline void pcie_phy_pmu_disable(int pcie_port)
1568 +{
1569 + if (pcie_port == 0) { /* XXX, should use macro*/
1570 + PCIE0_PHY_PMU_SETUP(IFX_PMU_DISABLE);
1571 + }
1572 + else {
1573 + PCIE1_PHY_PMU_SETUP(IFX_PMU_DISABLE);
1574 + }
1575 +}
1576 +
1577 +static inline void pcie_pdi_big_endian(int pcie_port)
1578 +{
1579 + u32 reg;
1580 +
1581 + reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN);
1582 + if (pcie_port == 0) {
1583 + /* Config AHB->PCIe and PDI endianness */
1584 + reg |= IFX_RCU_BE_PCIE0_PDI;
1585 + }
1586 + else {
1587 + /* Config AHB->PCIe and PDI endianness */
1588 + reg |= IFX_RCU_BE_PCIE1_PDI;
1589 + }
1590 + IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN);
1591 +}
1592 +
1593 +static inline void pcie_pdi_pmu_enable(int pcie_port)
1594 +{
1595 + if (pcie_port == 0) {
1596 + /* Enable PDI to access PCIe PHY register */
1597 + PDI0_PMU_SETUP(IFX_PMU_ENABLE);
1598 + }
1599 + else {
1600 + PDI1_PMU_SETUP(IFX_PMU_ENABLE);
1601 + }
1602 +}
1603 +
1604 +static inline void pcie_core_rst_assert(int pcie_port)
1605 +{
1606 + u32 reg;
1607 +
1608 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
1609 +
1610 + /* Reset Core, bit 22 */
1611 + if (pcie_port == 0) {
1612 + reg |= 0x00400000;
1613 + }
1614 + else {
1615 + reg |= 0x08000000; /* Bit 27 */
1616 + }
1617 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
1618 +}
1619 +
1620 +static inline void pcie_core_rst_deassert(int pcie_port)
1621 +{
1622 + u32 reg;
1623 +
1624 + /* Make sure one micro-second delay */
1625 + udelay(1);
1626 +
1627 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
1628 + if (pcie_port == 0) {
1629 + reg &= ~0x00400000; /* bit 22 */
1630 + }
1631 + else {
1632 + reg &= ~0x08000000; /* Bit 27 */
1633 + }
1634 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
1635 +}
1636 +
1637 +static inline void pcie_phy_rst_assert(int pcie_port)
1638 +{
1639 + u32 reg;
1640 +
1641 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
1642 + if (pcie_port == 0) {
1643 + reg |= 0x00001000; /* Bit 12 */
1644 + }
1645 + else {
1646 + reg |= 0x00002000; /* Bit 13 */
1647 + }
1648 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
1649 +}
1650 +
1651 +static inline void pcie_phy_rst_deassert(int pcie_port)
1652 +{
1653 + u32 reg;
1654 +
1655 + /* Make sure one micro-second delay */
1656 + udelay(1);
1657 +
1658 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
1659 + if (pcie_port == 0) {
1660 + reg &= ~0x00001000; /* Bit 12 */
1661 + }
1662 + else {
1663 + reg &= ~0x00002000; /* Bit 13 */
1664 + }
1665 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
1666 +}
1667 +
1668 +static inline void pcie_device_rst_assert(int pcie_port)
1669 +{
1670 + if (pcie_port == 0) {
1671 + ifx_ebu_led_set_data(11, 0);
1672 + }
1673 + else {
1674 + ifx_ebu_led_set_data(12, 0);
1675 + }
1676 +}
1677 +
1678 +static inline void pcie_device_rst_deassert(int pcie_port)
1679 +{
1680 + mdelay(100);
1681 + if (pcie_port == 0) {
1682 + ifx_ebu_led_set_data(11, 1);
1683 + }
1684 + else {
1685 + ifx_ebu_led_set_data(12, 1);
1686 + }
1687 + ifx_ebu_led_disable();
1688 +}
1689 +
1690 +static inline void pcie_core_pmu_setup(int pcie_port)
1691 +{
1692 + if (pcie_port == 0) {
1693 + PCIE0_CTRL_PMU_SETUP(IFX_PMU_ENABLE);
1694 + }
1695 + else {
1696 + PCIE1_CTRL_PMU_SETUP(IFX_PMU_ENABLE);
1697 + }
1698 +}
1699 +
1700 +static inline void pcie_msi_init(int pcie_port)
1701 +{
1702 + pcie_msi_pic_init(pcie_port);
1703 + if (pcie_port == 0) {
1704 + MSI0_PMU_SETUP(IFX_PMU_ENABLE);
1705 + }
1706 + else {
1707 + MSI1_PMU_SETUP(IFX_PMU_ENABLE);
1708 + }
1709 +}
1710 +
1711 +static inline u32
1712 +ifx_pcie_bus_nr_deduct(u32 bus_number, int pcie_port)
1713 +{
1714 + u32 tbus_number = bus_number;
1715 +
1716 +#ifdef CONFIG_IFX_PCIE_2ND_CORE
1717 + if (pcie_port == IFX_PCIE_PORT1) { /* Port 1 must check if there are two cores enabled */
1718 + if (pcibios_host_nr() > 1) {
1719 + tbus_number -= pcibios_1st_host_bus_nr();
1720 + }
1721 + }
1722 +#endif /* CONFIG_IFX_PCI */
1723 + return tbus_number;
1724 +}
1725 +
1726 +static inline u32
1727 +ifx_pcie_bus_enum_hack(struct pci_bus *bus, u32 devfn, int where, u32 value, int pcie_port, int read)
1728 +{
1729 + struct pci_dev *pdev;
1730 + u32 tvalue = value;
1731 +
1732 + /* Sanity check */
1733 + pdev = pci_get_slot(bus, devfn);
1734 + if (pdev == NULL) {
1735 + return tvalue;
1736 + }
1737 +
1738 + /* Only care about PCI bridge */
1739 + if (pdev->hdr_type != PCI_HEADER_TYPE_BRIDGE) {
1740 + return tvalue;
1741 + }
1742 +
1743 + if (read) { /* Read hack */
1744 + #ifdef CONFIG_IFX_PCIE_2ND_CORE
1745 + if (pcie_port == IFX_PCIE_PORT1) { /* Port 1 must check if there are two cores enabled */
1746 + if (pcibios_host_nr() > 1) {
1747 + tvalue = ifx_pcie_bus_enum_read_hack(where, tvalue);
1748 + }
1749 + }
1750 + #endif /* CONFIG_IFX_PCIE_2ND_CORE */
1751 + }
1752 + else { /* Write hack */
1753 + #ifdef CONFIG_IFX_PCIE_2ND_CORE
1754 + if (pcie_port == IFX_PCIE_PORT1) { /* Port 1 must check if there are two cores enabled */
1755 + if (pcibios_host_nr() > 1) {
1756 + tvalue = ifx_pcie_bus_enum_write_hack(where, tvalue);
1757 + }
1758 + }
1759 + #endif
1760 + }
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1762 +}
1763 +
1764 +#endif /* IFXMIPS_PCIE_AR10_H */
1765 --- /dev/null
1766 +++ b/arch/mips/pci/ifxmips_pcie_msi.c
1767 @@ -0,0 +1,392 @@
1768 +/******************************************************************************
1769 +**
1770 +** FILE NAME : ifxmips_pcie_msi.c
1771 +** PROJECT : IFX UEIP for VRX200
1772 +** MODULES : PCI MSI sub module
1773 +**
1774 +** DATE : 02 Mar 2009
1775 +** AUTHOR : Lei Chuanhua
1776 +** DESCRIPTION : PCIe MSI Driver
1777 +** COPYRIGHT : Copyright (c) 2009
1778 +** Infineon Technologies AG
1779 +** Am Campeon 1-12, 85579 Neubiberg, Germany
1780 +**
1781 +** This program is free software; you can redistribute it and/or modify
1782 +** it under the terms of the GNU General Public License as published by
1783 +** the Free Software Foundation; either version 2 of the License, or
1784 +** (at your option) any later version.
1785 +** HISTORY
1786 +** $Date $Author $Comment
1787 +** 02 Mar,2009 Lei Chuanhua Initial version
1788 +*******************************************************************************/
1789 +/*!
1790 + \defgroup IFX_PCIE_MSI MSI OS APIs
1791 + \ingroup IFX_PCIE
1792 + \brief PCIe bus driver OS interface functions
1793 +*/
1794 +
1795 +/*!
1796 + \file ifxmips_pcie_msi.c
1797 + \ingroup IFX_PCIE
1798 + \brief PCIe MSI OS interface file
1799 +*/
1800 +
1801 +#ifndef AUTOCONF_INCLUDED
1802 +#include <linux/config.h>
1803 +#endif /* AUTOCONF_INCLUDED */
1804 +#include <linux/init.h>
1805 +#include <linux/sched.h>
1806 +#include <linux/slab.h>
1807 +#include <linux/interrupt.h>
1808 +#include <linux/kernel_stat.h>
1809 +#include <linux/pci.h>
1810 +#include <linux/msi.h>
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1812 +#include <asm/bootinfo.h>
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1816 +#include <asm/ifx/ifx_types.h>
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1822 +#include "ifxmips_pcie.h"
1823 +
1824 +#define IFX_MSI_IRQ_NUM 16
1825 +
1826 +enum {
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1828 + IFX_PCIE_MSI_IDX1,
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1830 + IFX_PCIE_MSI_IDX3,
1831 +};
1832 +
1833 +typedef struct ifx_msi_irq_idx {
1834 + const int irq;
1835 + const int idx;
1836 +}ifx_msi_irq_idx_t;
1837 +
1838 +struct ifx_msi_pic {
1839 + volatile u32 pic_table[IFX_MSI_IRQ_NUM];
1840 + volatile u32 pic_endian; /* 0x40 */
1841 +};
1842 +typedef struct ifx_msi_pic *ifx_msi_pic_t;
1843 +
1844 +typedef struct ifx_msi_irq {
1845 + const volatile ifx_msi_pic_t msi_pic_p;
1846 + const u32 msi_phy_base;
1847 + const ifx_msi_irq_idx_t msi_irq_idx[IFX_MSI_IRQ_NUM];
1848 + /*
1849 + * Each bit in msi_free_irq_bitmask represents a MSI interrupt that is
1850 + * in use.
1851 + */
1852 + u16 msi_free_irq_bitmask;
1853 +
1854 + /*
1855 + * Each bit in msi_multiple_irq_bitmask tells that the device using
1856 + * this bit in msi_free_irq_bitmask is also using the next bit. This
1857 + * is used so we can disable all of the MSI interrupts when a device
1858 + * uses multiple.
1859 + */
1860 + u16 msi_multiple_irq_bitmask;
1861 +}ifx_msi_irq_t;
1862 +
1863 +static ifx_msi_irq_t msi_irqs[IFX_PCIE_CORE_NR] = {
1864 + {
1865 + .msi_pic_p = (const volatile ifx_msi_pic_t)IFX_MSI_PIC_REG_BASE,
1866 + .msi_phy_base = PCIE_MSI_PHY_BASE,
1867 + .msi_irq_idx = {
1868 + {IFX_PCIE_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE_MSI_IR1, IFX_PCIE_MSI_IDX1},
1869 + {IFX_PCIE_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE_MSI_IR3, IFX_PCIE_MSI_IDX3},
1870 + {IFX_PCIE_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE_MSI_IR1, IFX_PCIE_MSI_IDX1},
1871 + {IFX_PCIE_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE_MSI_IR3, IFX_PCIE_MSI_IDX3},
1872 + {IFX_PCIE_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE_MSI_IR1, IFX_PCIE_MSI_IDX1},
1873 + {IFX_PCIE_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE_MSI_IR3, IFX_PCIE_MSI_IDX3},
1874 + {IFX_PCIE_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE_MSI_IR1, IFX_PCIE_MSI_IDX1},
1875 + {IFX_PCIE_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE_MSI_IR3, IFX_PCIE_MSI_IDX3},
1876 + },
1877 + .msi_free_irq_bitmask = 0,
1878 + .msi_multiple_irq_bitmask= 0,
1879 + },
1880 +#ifdef CONFIG_IFX_PCIE_2ND_CORE
1881 + {
1882 + .msi_pic_p = (const volatile ifx_msi_pic_t)IFX_MSI1_PIC_REG_BASE,
1883 + .msi_phy_base = PCIE1_MSI_PHY_BASE,
1884 + .msi_irq_idx = {
1885 + {IFX_PCIE1_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE1_MSI_IR1, IFX_PCIE_MSI_IDX1},
1886 + {IFX_PCIE1_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE1_MSI_IR3, IFX_PCIE_MSI_IDX3},
1887 + {IFX_PCIE1_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE1_MSI_IR1, IFX_PCIE_MSI_IDX1},
1888 + {IFX_PCIE1_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE1_MSI_IR3, IFX_PCIE_MSI_IDX3},
1889 + {IFX_PCIE1_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE1_MSI_IR1, IFX_PCIE_MSI_IDX1},
1890 + {IFX_PCIE1_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE1_MSI_IR3, IFX_PCIE_MSI_IDX3},
1891 + {IFX_PCIE1_MSI_IR0, IFX_PCIE_MSI_IDX0}, {IFX_PCIE1_MSI_IR1, IFX_PCIE_MSI_IDX1},
1892 + {IFX_PCIE1_MSI_IR2, IFX_PCIE_MSI_IDX2}, {IFX_PCIE1_MSI_IR3, IFX_PCIE_MSI_IDX3},
1893 + },
1894 + .msi_free_irq_bitmask = 0,
1895 + .msi_multiple_irq_bitmask= 0,
1896 +
1897 + },
1898 +#endif /* CONFIG_IFX_PCIE_2ND_CORE */
1899 +};
1900 +
1901 +/*
1902 + * This lock controls updates to msi_free_irq_bitmask,
1903 + * msi_multiple_irq_bitmask and pic register settting
1904 + */
1905 +static DEFINE_SPINLOCK(ifx_pcie_msi_lock);
1906 +
1907 +void pcie_msi_pic_init(int pcie_port)
1908 +{
1909 + spin_lock(&ifx_pcie_msi_lock);
1910 + msi_irqs[pcie_port].msi_pic_p->pic_endian = IFX_MSI_PIC_BIG_ENDIAN;
1911 + spin_unlock(&ifx_pcie_msi_lock);
1912 +}
1913 +
1914 +/**
1915 + * \fn int arch_setup_msi_irq(struct pci_dev *pdev, struct msi_desc *desc)
1916 + * \brief Called when a driver request MSI interrupts instead of the
1917 + * legacy INT A-D. This routine will allocate multiple interrupts
1918 + * for MSI devices that support them. A device can override this by
1919 + * programming the MSI control bits [6:4] before calling
1920 + * pci_enable_msi().
1921 + *
1922 + * \param[in] pdev Device requesting MSI interrupts
1923 + * \param[in] desc MSI descriptor
1924 + *
1925 + * \return -EINVAL Invalid pcie root port or invalid msi bit
1926 + * \return 0 OK
1927 + * \ingroup IFX_PCIE_MSI
1928 + */
1929 +int
1930 +arch_setup_msi_irq(struct pci_dev *pdev, struct msi_desc *desc)
1931 +{
1932 + int irq, pos;
1933 + u16 control;
1934 + int irq_idx;
1935 + int irq_step;
1936 + int configured_private_bits;
1937 + int request_private_bits;
1938 + struct msi_msg msg;
1939 + u16 search_mask;
1940 + struct ifx_pci_controller *ctrl = pdev->bus->sysdata;
1941 + int pcie_port = ctrl->port;
1942 +
1943 + IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s %s enter\n", __func__, pci_name(pdev));
1944 +
1945 + /* XXX, skip RC MSI itself */
1946 + if (pdev->pcie_type == PCI_EXP_TYPE_ROOT_PORT) {
1947 + IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s RC itself doesn't use MSI interrupt\n", __func__);
1948 + return -EINVAL;
1949 + }
1950 +
1951 + /*
1952 + * Read the MSI config to figure out how many IRQs this device
1953 + * wants. Most devices only want 1, which will give
1954 + * configured_private_bits and request_private_bits equal 0.
1955 + */
1956 + pci_read_config_word(pdev, desc->msi_attrib.pos + PCI_MSI_FLAGS, &control);
1957 +
1958 + /*
1959 + * If the number of private bits has been configured then use
1960 + * that value instead of the requested number. This gives the
1961 + * driver the chance to override the number of interrupts
1962 + * before calling pci_enable_msi().
1963 + */
1964 + configured_private_bits = (control & PCI_MSI_FLAGS_QSIZE) >> 4;
1965 + if (configured_private_bits == 0) {
1966 + /* Nothing is configured, so use the hardware requested size */
1967 + request_private_bits = (control & PCI_MSI_FLAGS_QMASK) >> 1;
1968 + }
1969 + else {
1970 + /*
1971 + * Use the number of configured bits, assuming the
1972 + * driver wanted to override the hardware request
1973 + * value.
1974 + */
1975 + request_private_bits = configured_private_bits;
1976 + }
1977 +
1978 + /*
1979 + * The PCI 2.3 spec mandates that there are at most 32
1980 + * interrupts. If this device asks for more, only give it one.
1981 + */
1982 + if (request_private_bits > 5) {
1983 + request_private_bits = 0;
1984 + }
1985 +again:
1986 + /*
1987 + * The IRQs have to be aligned on a power of two based on the
1988 + * number being requested.
1989 + */
1990 + irq_step = (1 << request_private_bits);
1991 +
1992 + /* Mask with one bit for each IRQ */
1993 + search_mask = (1 << irq_step) - 1;
1994 +
1995 + /*
1996 + * We're going to search msi_free_irq_bitmask_lock for zero
1997 + * bits. This represents an MSI interrupt number that isn't in
1998 + * use.
1999 + */
2000 + spin_lock(&ifx_pcie_msi_lock);
2001 + for (pos = 0; pos < IFX_MSI_IRQ_NUM; pos += irq_step) {
2002 + if ((msi_irqs[pcie_port].msi_free_irq_bitmask & (search_mask << pos)) == 0) {
2003 + msi_irqs[pcie_port].msi_free_irq_bitmask |= search_mask << pos;
2004 + msi_irqs[pcie_port].msi_multiple_irq_bitmask |= (search_mask >> 1) << pos;
2005 + break;
2006 + }
2007 + }
2008 + spin_unlock(&ifx_pcie_msi_lock);
2009 +
2010 + /* Make sure the search for available interrupts didn't fail */
2011 + if (pos >= IFX_MSI_IRQ_NUM) {
2012 + if (request_private_bits) {
2013 + IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s: Unable to find %d free "
2014 + "interrupts, trying just one", __func__, 1 << request_private_bits);
2015 + request_private_bits = 0;
2016 + goto again;
2017 + }
2018 + else {
2019 + printk(KERN_ERR "%s: Unable to find a free MSI interrupt\n", __func__);
2020 + return -EINVAL;
2021 + }
2022 + }
2023 + irq = msi_irqs[pcie_port].msi_irq_idx[pos].irq;
2024 + irq_idx = msi_irqs[pcie_port].msi_irq_idx[pos].idx;
2025 +
2026 + IFX_PCIE_PRINT(PCIE_MSG_MSI, "pos %d, irq %d irq_idx %d\n", pos, irq, irq_idx);
2027 +
2028 + /*
2029 + * Initialize MSI. This has to match the memory-write endianess from the device
2030 + * Address bits [23:12]
2031 + */
2032 + spin_lock(&ifx_pcie_msi_lock);
2033 + msi_irqs[pcie_port].msi_pic_p->pic_table[pos] = SM(irq_idx, IFX_MSI_PIC_INT_LINE) |
2034 + SM((msi_irqs[pcie_port].msi_phy_base >> 12), IFX_MSI_PIC_MSG_ADDR) |
2035 + SM((1 << pos), IFX_MSI_PIC_MSG_DATA);
2036 +
2037 + /* Enable this entry */
2038 + msi_irqs[pcie_port].msi_pic_p->pic_table[pos] &= ~IFX_MSI_PCI_INT_DISABLE;
2039 + spin_unlock(&ifx_pcie_msi_lock);
2040 +
2041 + IFX_PCIE_PRINT(PCIE_MSG_MSI, "pic_table[%d]: 0x%08x\n",
2042 + pos, msi_irqs[pcie_port].msi_pic_p->pic_table[pos]);
2043 +
2044 + /* Update the number of IRQs the device has available to it */
2045 + control &= ~PCI_MSI_FLAGS_QSIZE;
2046 + control |= (request_private_bits << 4);
2047 + pci_write_config_word(pdev, desc->msi_attrib.pos + PCI_MSI_FLAGS, control);
2048 +
2049 + set_irq_msi(irq, desc);
2050 + msg.address_hi = 0x0;
2051 + msg.address_lo = msi_irqs[pcie_port].msi_phy_base;
2052 + msg.data = SM((1 << pos), IFX_MSI_PIC_MSG_DATA);
2053 + IFX_PCIE_PRINT(PCIE_MSG_MSI, "msi_data: pos %d 0x%08x\n", pos, msg.data);
2054 +
2055 + write_msi_msg(irq, &msg);
2056 + IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s exit\n", __func__);
2057 + return 0;
2058 +}
2059 +
2060 +static int
2061 +pcie_msi_irq_to_port(unsigned int irq, int *port)
2062 +{
2063 + int ret = 0;
2064 +
2065 + if (irq == IFX_PCIE_MSI_IR0 || irq == IFX_PCIE_MSI_IR1 ||
2066 + irq == IFX_PCIE_MSI_IR2 || irq == IFX_PCIE_MSI_IR3) {
2067 + *port = IFX_PCIE_PORT0;
2068 + }
2069 +#ifdef CONFIG_IFX_PCIE_2ND_CORE
2070 + else if (irq == IFX_PCIE1_MSI_IR0 || irq == IFX_PCIE1_MSI_IR1 ||
2071 + irq == IFX_PCIE1_MSI_IR2 || irq == IFX_PCIE1_MSI_IR3) {
2072 + *port = IFX_PCIE_PORT1;
2073 + }
2074 +#endif /* CONFIG_IFX_PCIE_2ND_CORE */
2075 + else {
2076 + printk(KERN_ERR "%s: Attempted to teardown illegal "
2077 + "MSI interrupt (%d)\n", __func__, irq);
2078 + ret = -EINVAL;
2079 + }
2080 + return ret;
2081 +}
2082 +
2083 +/**
2084 + * \fn void arch_teardown_msi_irq(unsigned int irq)
2085 + * \brief Called when a device no longer needs its MSI interrupts. All
2086 + * MSI interrupts for the device are freed.
2087 + *
2088 + * \param irq The devices first irq number. There may be multple in sequence.
2089 + * \return none
2090 + * \ingroup IFX_PCIE_MSI
2091 + */
2092 +void
2093 +arch_teardown_msi_irq(unsigned int irq)
2094 +{
2095 + int pos;
2096 + int number_irqs;
2097 + u16 bitmask;
2098 + int pcie_port;
2099 +
2100 + IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s enter\n", __func__);
2101 +
2102 + BUG_ON(irq > INT_NUM_IM4_IRL31);
2103 +
2104 + if (pcie_msi_irq_to_port(irq, &pcie_port) != 0) {
2105 + return;
2106 + }
2107 +
2108 + /* Shift the mask to the correct bit location, not always correct
2109 + * Probally, the first match will be chosen.
2110 + */
2111 + for (pos = 0; pos < IFX_MSI_IRQ_NUM; pos++) {
2112 + if ((msi_irqs[pcie_port].msi_irq_idx[pos].irq == irq)
2113 + && (msi_irqs[pcie_port].msi_free_irq_bitmask & ( 1 << pos))) {
2114 + break;
2115 + }
2116 + }
2117 + if (pos >= IFX_MSI_IRQ_NUM) {
2118 + printk(KERN_ERR "%s: Unable to find a matched MSI interrupt\n", __func__);
2119 + return;
2120 + }
2121 + spin_lock(&ifx_pcie_msi_lock);
2122 + /* Disable this entry */
2123 + msi_irqs[pcie_port].msi_pic_p->pic_table[pos] |= IFX_MSI_PCI_INT_DISABLE;
2124 + msi_irqs[pcie_port].msi_pic_p->pic_table[pos] &= ~(IFX_MSI_PIC_INT_LINE | IFX_MSI_PIC_MSG_ADDR | IFX_MSI_PIC_MSG_DATA);
2125 + spin_unlock(&ifx_pcie_msi_lock);
2126 + /*
2127 + * Count the number of IRQs we need to free by looking at the
2128 + * msi_multiple_irq_bitmask. Each bit set means that the next
2129 + * IRQ is also owned by this device.
2130 + */
2131 + number_irqs = 0;
2132 + while (((pos + number_irqs) < IFX_MSI_IRQ_NUM) &&
2133 + (msi_irqs[pcie_port].msi_multiple_irq_bitmask & (1 << (pos + number_irqs)))) {
2134 + number_irqs++;
2135 + }
2136 + number_irqs++;
2137 +
2138 + /* Mask with one bit for each IRQ */
2139 + bitmask = (1 << number_irqs) - 1;
2140 +
2141 + bitmask <<= pos;
2142 + if ((msi_irqs[pcie_port].msi_free_irq_bitmask & bitmask) != bitmask) {
2143 + printk(KERN_ERR "%s: Attempted to teardown MSI "
2144 + "interrupt (%d) not in use\n", __func__, irq);
2145 + return;
2146 + }
2147 + /* Checks are done, update the in use bitmask */
2148 + spin_lock(&ifx_pcie_msi_lock);
2149 + msi_irqs[pcie_port].msi_free_irq_bitmask &= ~bitmask;
2150 + msi_irqs[pcie_port].msi_multiple_irq_bitmask &= ~(bitmask >> 1);
2151 + spin_unlock(&ifx_pcie_msi_lock);
2152 + IFX_PCIE_PRINT(PCIE_MSG_MSI, "%s exit\n", __func__);
2153 +}
2154 +
2155 +MODULE_LICENSE("GPL");
2156 +MODULE_AUTHOR("Chuanhua.Lei@infineon.com");
2157 +MODULE_SUPPORTED_DEVICE("Infineon PCIe IP builtin MSI PIC module");
2158 +MODULE_DESCRIPTION("Infineon PCIe IP builtin MSI PIC driver");
2159 +
2160 --- /dev/null
2161 +++ b/arch/mips/pci/ifxmips_pcie_phy.c
2162 @@ -0,0 +1,478 @@
2163 +/******************************************************************************
2164 +**
2165 +** FILE NAME : ifxmips_pcie_phy.c
2166 +** PROJECT : IFX UEIP for VRX200
2167 +** MODULES : PCIe PHY sub module
2168 +**
2169 +** DATE : 14 May 2009
2170 +** AUTHOR : Lei Chuanhua
2171 +** DESCRIPTION : PCIe Root Complex Driver
2172 +** COPYRIGHT : Copyright (c) 2009
2173 +** Infineon Technologies AG
2174 +** Am Campeon 1-12, 85579 Neubiberg, Germany
2175 +**
2176 +** This program is free software; you can redistribute it and/or modify
2177 +** it under the terms of the GNU General Public License as published by
2178 +** the Free Software Foundation; either version 2 of the License, or
2179 +** (at your option) any later version.
2180 +** HISTORY
2181 +** $Version $Date $Author $Comment
2182 +** 0.0.1 14 May,2009 Lei Chuanhua Initial version
2183 +*******************************************************************************/
2184 +/*!
2185 + \file ifxmips_pcie_phy.c
2186 + \ingroup IFX_PCIE
2187 + \brief PCIe PHY PLL register programming source file
2188 +*/
2189 +#include <linux/types.h>
2190 +#include <linux/kernel.h>
2191 +#include <asm/paccess.h>
2192 +#include <linux/delay.h>
2193 +
2194 +#include "ifxmips_pcie_reg.h"
2195 +#include "ifxmips_pcie.h"
2196 +
2197 +/* PCIe PDI only supports 16 bit operation */
2198 +
2199 +#define IFX_PCIE_PHY_REG_WRITE16(__addr, __data) \
2200 + ((*(volatile u16 *) (__addr)) = (__data))
2201 +
2202 +#define IFX_PCIE_PHY_REG_READ16(__addr) \
2203 + (*(volatile u16 *) (__addr))
2204 +
2205 +#define IFX_PCIE_PHY_REG16(__addr) \
2206 + (*(volatile u16 *) (__addr))
2207 +
2208 +#define IFX_PCIE_PHY_REG(__reg, __value, __mask) do { \
2209 + u16 read_data; \
2210 + u16 write_data; \
2211 + read_data = IFX_PCIE_PHY_REG_READ16((__reg)); \
2212 + write_data = (read_data & ((u16)~(__mask))) | (((u16)(__value)) & ((u16)(__mask)));\
2213 + IFX_PCIE_PHY_REG_WRITE16((__reg), write_data); \
2214 +} while (0)
2215 +
2216 +#define IFX_PCIE_PLL_TIMEOUT 1000 /* Tunnable */
2217 +
2218 +//#define IFX_PCI_PHY_REG_DUMP
2219 +
2220 +#ifdef IFX_PCI_PHY_REG_DUMP
2221 +static void
2222 +pcie_phy_reg_dump(int pcie_port)
2223 +{
2224 + printk("PLL REGFILE\n");
2225 + printk("PCIE_PHY_PLL_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL1(pcie_port)));
2226 + printk("PCIE_PHY_PLL_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL2(pcie_port)));
2227 + printk("PCIE_PHY_PLL_CTRL3 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL3(pcie_port)));
2228 + printk("PCIE_PHY_PLL_CTRL4 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL4(pcie_port)));
2229 + printk("PCIE_PHY_PLL_CTRL5 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL5(pcie_port)));
2230 + printk("PCIE_PHY_PLL_CTRL6 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL6(pcie_port)));
2231 + printk("PCIE_PHY_PLL_CTRL7 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_CTRL7(pcie_port)));
2232 + printk("PCIE_PHY_PLL_A_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_A_CTRL1(pcie_port)));
2233 + printk("PCIE_PHY_PLL_A_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_A_CTRL2(pcie_port)));
2234 + printk("PCIE_PHY_PLL_A_CTRL3 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_A_CTRL3(pcie_port)));
2235 + printk("PCIE_PHY_PLL_STATUS 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_STATUS(pcie_port)));
2236 +
2237 + printk("TX1 REGFILE\n");
2238 + printk("PCIE_PHY_TX1_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_CTRL1(pcie_port)));
2239 + printk("PCIE_PHY_TX1_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_CTRL2(pcie_port)));
2240 + printk("PCIE_PHY_TX1_CTRL3 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_CTRL3(pcie_port)));
2241 + printk("PCIE_PHY_TX1_A_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_A_CTRL1(pcie_port)));
2242 + printk("PCIE_PHY_TX1_A_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_A_CTRL2(pcie_port)));
2243 + printk("PCIE_PHY_TX1_MOD1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_MOD1(pcie_port)));
2244 + printk("PCIE_PHY_TX1_MOD2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_MOD2(pcie_port)));
2245 + printk("PCIE_PHY_TX1_MOD3 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX1_MOD3(pcie_port)));
2246 +
2247 + printk("TX2 REGFILE\n");
2248 + printk("PCIE_PHY_TX2_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_CTRL1(pcie_port)));
2249 + printk("PCIE_PHY_TX2_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_CTRL2(pcie_port)));
2250 + printk("PCIE_PHY_TX2_A_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_A_CTRL1(pcie_port)));
2251 + printk("PCIE_PHY_TX2_A_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_A_CTRL2(pcie_port)));
2252 + printk("PCIE_PHY_TX2_MOD1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_MOD1(pcie_port)));
2253 + printk("PCIE_PHY_TX2_MOD2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_MOD2(pcie_port)));
2254 + printk("PCIE_PHY_TX2_MOD3 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_TX2_MOD3(pcie_port)));
2255 +
2256 + printk("RX1 REGFILE\n");
2257 + printk("PCIE_PHY_RX1_CTRL1 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_RX1_CTRL1(pcie_port)));
2258 + printk("PCIE_PHY_RX1_CTRL2 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_RX1_CTRL2(pcie_port)));
2259 + printk("PCIE_PHY_RX1_CDR 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_RX1_CDR(pcie_port)));
2260 + printk("PCIE_PHY_RX1_EI 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_RX1_EI(pcie_port)));
2261 + printk("PCIE_PHY_RX1_A_CTRL 0x%04x\n", IFX_PCIE_PHY_REG16(PCIE_PHY_RX1_A_CTRL(pcie_port)));
2262 +}
2263 +#endif /* IFX_PCI_PHY_REG_DUMP */
2264 +
2265 +static void
2266 +pcie_phy_comm_setup(int pcie_port)
2267 +{
2268 + /* PLL Setting */
2269 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL1(pcie_port), 0x120e, 0xFFFF);
2270 +
2271 + /* increase the bias reference voltage */
2272 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x39D7, 0xFFFF);
2273 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x0900, 0xFFFF);
2274 +
2275 + /* Endcnt */
2276 + IFX_PCIE_PHY_REG(PCIE_PHY_RX1_EI(pcie_port), 0x0004, 0xFFFF);
2277 + IFX_PCIE_PHY_REG(PCIE_PHY_RX1_A_CTRL(pcie_port), 0x6803, 0xFFFF);
2278 +
2279 + /* force */
2280 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL1(pcie_port), 0x0008, 0x0008);
2281 +
2282 + /* predrv_ser_en */
2283 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_A_CTRL2(pcie_port), 0x0706, 0xFFFF);
2284 +
2285 + /* ctrl_lim */
2286 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL3(pcie_port), 0x1FFF, 0xFFFF);
2287 +
2288 + /* ctrl */
2289 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_A_CTRL1(pcie_port), 0x0800, 0xFF00);
2290 +
2291 + /* predrv_ser_en */
2292 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_A_CTRL2(pcie_port), 0x4702, 0x7F00);
2293 +
2294 + /* RTERM*/
2295 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL2(pcie_port), 0x2e00, 0xFFFF);
2296 +
2297 + /* Improved 100MHz clock output */
2298 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_CTRL2(pcie_port), 0x3096, 0xFFFF);
2299 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_A_CTRL2(pcie_port), 0x4707, 0xFFFF);
2300 +
2301 + /* Reduced CDR BW to avoid glitches */
2302 + IFX_PCIE_PHY_REG(PCIE_PHY_RX1_CDR(pcie_port), 0x0235, 0xFFFF);
2303 +}
2304 +
2305 +#ifdef CONFIG_IFX_PCIE_PHY_36MHZ_MODE
2306 +static void
2307 +pcie_phy_36mhz_mode_setup(int pcie_port)
2308 +{
2309 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d enter\n", __func__, pcie_port);
2310 +#ifdef IFX_PCI_PHY_REG_DUMP
2311 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "Initial PHY register dump\n");
2312 + pcie_phy_reg_dump(pcie_port);
2313 +#endif
2314 +
2315 + /* en_ext_mmd_div_ratio */
2316 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0002);
2317 +
2318 + /* ext_mmd_div_ratio*/
2319 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0070);
2320 +
2321 + /* pll_ensdm */
2322 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0200, 0x0200);
2323 +
2324 + /* en_const_sdm */
2325 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0100, 0x0100);
2326 +
2327 + /* mmd */
2328 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x2000, 0xe000);
2329 +
2330 + /* lf_mode */
2331 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x0000, 0x4000);
2332 +
2333 + /* const_sdm */
2334 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL1(pcie_port), 0x38e4, 0xFFFF);
2335 +
2336 + /* const sdm */
2337 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x00ee, 0x00FF);
2338 +
2339 + /* pllmod */
2340 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL7(pcie_port), 0x0002, 0xFFFF);
2341 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL6(pcie_port), 0x3a04, 0xFFFF);
2342 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL5(pcie_port), 0xfae3, 0xFFFF);
2343 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL4(pcie_port), 0x1b72, 0xFFFF);
2344 +
2345 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d exit\n", __func__, pcie_port);
2346 +}
2347 +#endif /* CONFIG_IFX_PCIE_PHY_36MHZ_MODE */
2348 +
2349 +#ifdef CONFIG_IFX_PCIE_PHY_36MHZ_SSC_MODE
2350 +static void
2351 +pcie_phy_36mhz_ssc_mode_setup(int pcie_port)
2352 +{
2353 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d enter\n", __func__, pcie_port);
2354 +#ifdef IFX_PCI_PHY_REG_DUMP
2355 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "Initial PHY register dump\n");
2356 + pcie_phy_reg_dump(pcie_port);
2357 +#endif
2358 +
2359 + /* PLL Setting */
2360 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL1(pcie_port), 0x120e, 0xFFFF);
2361 +
2362 + /* Increase the bias reference voltage */
2363 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x39D7, 0xFFFF);
2364 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x0900, 0xFFFF);
2365 +
2366 + /* Endcnt */
2367 + IFX_PCIE_PHY_REG(PCIE_PHY_RX1_EI(pcie_port), 0x0004, 0xFFFF);
2368 + IFX_PCIE_PHY_REG(PCIE_PHY_RX1_A_CTRL(pcie_port), 0x6803, 0xFFFF);
2369 +
2370 + /* Force */
2371 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL1(pcie_port), 0x0008, 0x0008);
2372 +
2373 + /* Predrv_ser_en */
2374 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_A_CTRL2(pcie_port), 0x0706, 0xFFFF);
2375 +
2376 + /* ctrl_lim */
2377 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL3(pcie_port), 0x1FFF, 0xFFFF);
2378 +
2379 + /* ctrl */
2380 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_A_CTRL1(pcie_port), 0x0800, 0xFF00);
2381 +
2382 + /* predrv_ser_en */
2383 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_A_CTRL2(pcie_port), 0x4702, 0x7F00);
2384 +
2385 + /* RTERM*/
2386 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL2(pcie_port), 0x2e00, 0xFFFF);
2387 +
2388 + /* en_ext_mmd_div_ratio */
2389 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0002);
2390 +
2391 + /* ext_mmd_div_ratio*/
2392 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0070);
2393 +
2394 + /* pll_ensdm */
2395 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0400, 0x0400);
2396 +
2397 + /* en_const_sdm */
2398 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0200, 0x0200);
2399 +
2400 + /* mmd */
2401 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x2000, 0xe000);
2402 +
2403 + /* lf_mode */
2404 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x0000, 0x4000);
2405 +
2406 + /* const_sdm */
2407 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL1(pcie_port), 0x38e4, 0xFFFF);
2408 +
2409 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0000, 0x0100);
2410 + /* const sdm */
2411 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x00ee, 0x00FF);
2412 +
2413 + /* pllmod */
2414 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL7(pcie_port), 0x0002, 0xFFFF);
2415 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL6(pcie_port), 0x3a04, 0xFFFF);
2416 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL5(pcie_port), 0xfae3, 0xFFFF);
2417 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL4(pcie_port), 0x1c72, 0xFFFF);
2418 +
2419 + /* improved 100MHz clock output */
2420 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_CTRL2(pcie_port), 0x3096, 0xFFFF);
2421 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_A_CTRL2(pcie_port), 0x4707, 0xFFFF);
2422 +
2423 + /* reduced CDR BW to avoid glitches */
2424 + IFX_PCIE_PHY_REG(PCIE_PHY_RX1_CDR(pcie_port), 0x0235, 0xFFFF);
2425 +
2426 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d exit\n", __func__, pcie_port);
2427 +}
2428 +#endif /* CONFIG_IFX_PCIE_PHY_36MHZ_SSC_MODE */
2429 +
2430 +#ifdef CONFIG_IFX_PCIE_PHY_25MHZ_MODE
2431 +static void
2432 +pcie_phy_25mhz_mode_setup(int pcie_port)
2433 +{
2434 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d enter\n", __func__, pcie_port);
2435 +#ifdef IFX_PCI_PHY_REG_DUMP
2436 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "Initial PHY register dump\n");
2437 + pcie_phy_reg_dump(pcie_port);
2438 +#endif
2439 + /* en_const_sdm */
2440 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0100, 0x0100);
2441 +
2442 + /* pll_ensdm */
2443 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0000, 0x0200);
2444 +
2445 + /* en_ext_mmd_div_ratio*/
2446 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0002, 0x0002);
2447 +
2448 + /* ext_mmd_div_ratio*/
2449 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0040, 0x0070);
2450 +
2451 + /* mmd */
2452 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x6000, 0xe000);
2453 +
2454 + /* lf_mode */
2455 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x4000, 0x4000);
2456 +
2457 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d exit\n", __func__, pcie_port);
2458 +}
2459 +#endif /* CONFIG_IFX_PCIE_PHY_25MHZ_MODE */
2460 +
2461 +#ifdef CONFIG_IFX_PCIE_PHY_100MHZ_MODE
2462 +static void
2463 +pcie_phy_100mhz_mode_setup(int pcie_port)
2464 +{
2465 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d enter\n", __func__, pcie_port);
2466 +#ifdef IFX_PCI_PHY_REG_DUMP
2467 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "Initial PHY register dump\n");
2468 + pcie_phy_reg_dump(pcie_port);
2469 +#endif
2470 + /* en_ext_mmd_div_ratio */
2471 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0002);
2472 +
2473 + /* ext_mmd_div_ratio*/
2474 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL3(pcie_port), 0x0000, 0x0070);
2475 +
2476 + /* pll_ensdm */
2477 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0200, 0x0200);
2478 +
2479 + /* en_const_sdm */
2480 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x0100, 0x0100);
2481 +
2482 + /* mmd */
2483 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL3(pcie_port), 0x2000, 0xe000);
2484 +
2485 + /* lf_mode */
2486 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_A_CTRL2(pcie_port), 0x0000, 0x4000);
2487 +
2488 + /* const_sdm */
2489 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL1(pcie_port), 0x38e4, 0xFFFF);
2490 +
2491 + /* const sdm */
2492 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL2(pcie_port), 0x00ee, 0x00FF);
2493 +
2494 + /* pllmod */
2495 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL7(pcie_port), 0x0002, 0xFFFF);
2496 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL6(pcie_port), 0x3a04, 0xFFFF);
2497 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL5(pcie_port), 0xfae3, 0xFFFF);
2498 + IFX_PCIE_PHY_REG(PCIE_PHY_PLL_CTRL4(pcie_port), 0x1b72, 0xFFFF);
2499 +
2500 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "%s pcie_port %d exit\n", __func__, pcie_port);
2501 +}
2502 +#endif /* CONFIG_IFX_PCIE_PHY_100MHZ_MODE */
2503 +
2504 +static int
2505 +pcie_phy_wait_startup_ready(int pcie_port)
2506 +{
2507 + int i;
2508 +
2509 + for (i = 0; i < IFX_PCIE_PLL_TIMEOUT; i++) {
2510 + if ((IFX_PCIE_PHY_REG16(PCIE_PHY_PLL_STATUS(pcie_port)) & 0x0040) != 0) {
2511 + break;
2512 + }
2513 + udelay(10);
2514 + }
2515 + if (i >= IFX_PCIE_PLL_TIMEOUT) {
2516 + printk(KERN_ERR "%s PLL Link timeout\n", __func__);
2517 + return -1;
2518 + }
2519 + return 0;
2520 +}
2521 +
2522 +static void
2523 +pcie_phy_load_enable(int pcie_port, int slice)
2524 +{
2525 + /* Set the load_en of tx/rx slice to '1' */
2526 + switch (slice) {
2527 + case 1:
2528 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL1(pcie_port), 0x0010, 0x0010);
2529 + break;
2530 + case 2:
2531 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_CTRL1(pcie_port), 0x0010, 0x0010);
2532 + break;
2533 + case 3:
2534 + IFX_PCIE_PHY_REG(PCIE_PHY_RX1_CTRL1(pcie_port), 0x0002, 0x0002);
2535 + break;
2536 + }
2537 +}
2538 +
2539 +static void
2540 +pcie_phy_load_disable(int pcie_port, int slice)
2541 +{
2542 + /* set the load_en of tx/rx slice to '0' */
2543 + switch (slice) {
2544 + case 1:
2545 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_CTRL1(pcie_port), 0x0000, 0x0010);
2546 + break;
2547 + case 2:
2548 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_CTRL1(pcie_port), 0x0000, 0x0010);
2549 + break;
2550 + case 3:
2551 + IFX_PCIE_PHY_REG(PCIE_PHY_RX1_CTRL1(pcie_port), 0x0000, 0x0002);
2552 + break;
2553 + }
2554 +}
2555 +
2556 +static void
2557 +pcie_phy_load_war(int pcie_port)
2558 +{
2559 + int slice;
2560 +
2561 + for (slice = 1; slice < 4; slice++) {
2562 + pcie_phy_load_enable(pcie_port, slice);
2563 + udelay(1);
2564 + pcie_phy_load_disable(pcie_port, slice);
2565 + }
2566 +}
2567 +
2568 +static void
2569 +pcie_phy_tx2_modulation(int pcie_port)
2570 +{
2571 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_MOD1(pcie_port), 0x1FFE, 0xFFFF);
2572 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_MOD2(pcie_port), 0xFFFE, 0xFFFF);
2573 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_MOD3(pcie_port), 0x0601, 0xFFFF);
2574 + mdelay(1);
2575 + IFX_PCIE_PHY_REG(PCIE_PHY_TX2_MOD3(pcie_port), 0x0001, 0xFFFF);
2576 +}
2577 +
2578 +static void
2579 +pcie_phy_tx1_modulation(int pcie_port)
2580 +{
2581 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_MOD1(pcie_port), 0x1FFE, 0xFFFF);
2582 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_MOD2(pcie_port), 0xFFFE, 0xFFFF);
2583 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_MOD3(pcie_port), 0x0601, 0xFFFF);
2584 + mdelay(1);
2585 + IFX_PCIE_PHY_REG(PCIE_PHY_TX1_MOD3(pcie_port), 0x0001, 0xFFFF);
2586 +}
2587 +
2588 +static void
2589 +pcie_phy_tx_modulation_war(int pcie_port)
2590 +{
2591 + int i;
2592 +
2593 +#define PCIE_PHY_MODULATION_NUM 5
2594 + for (i = 0; i < PCIE_PHY_MODULATION_NUM; i++) {
2595 + pcie_phy_tx2_modulation(pcie_port);
2596 + pcie_phy_tx1_modulation(pcie_port);
2597 + }
2598 +#undef PCIE_PHY_MODULATION_NUM
2599 +}
2600 +
2601 +void
2602 +pcie_phy_clock_mode_setup(int pcie_port)
2603 +{
2604 + pcie_pdi_big_endian(pcie_port);
2605 +
2606 + /* Enable PDI to access PCIe PHY register */
2607 + pcie_pdi_pmu_enable(pcie_port);
2608 +
2609 + /* Configure PLL and PHY clock */
2610 + pcie_phy_comm_setup(pcie_port);
2611 +
2612 +#ifdef CONFIG_IFX_PCIE_PHY_36MHZ_MODE
2613 + pcie_phy_36mhz_mode_setup(pcie_port);
2614 +#elif defined(CONFIG_IFX_PCIE_PHY_36MHZ_SSC_MODE)
2615 + pcie_phy_36mhz_ssc_mode_setup(pcie_port);
2616 +#elif defined(CONFIG_IFX_PCIE_PHY_25MHZ_MODE)
2617 + pcie_phy_25mhz_mode_setup(pcie_port);
2618 +#elif defined (CONFIG_IFX_PCIE_PHY_100MHZ_MODE)
2619 + pcie_phy_100mhz_mode_setup(pcie_port);
2620 +#else
2621 + #error "PCIE PHY Clock Mode must be chosen first!!!!"
2622 +#endif /* CONFIG_IFX_PCIE_PHY_36MHZ_MODE */
2623 +
2624 + /* Enable PCIe PHY and make PLL setting take effect */
2625 + pcie_phy_pmu_enable(pcie_port);
2626 +
2627 + /* Check if we are in startup_ready status */
2628 + pcie_phy_wait_startup_ready(pcie_port);
2629 +
2630 + pcie_phy_load_war(pcie_port);
2631 +
2632 + /* Apply TX modulation workarounds */
2633 + pcie_phy_tx_modulation_war(pcie_port);
2634 +
2635 +#ifdef IFX_PCI_PHY_REG_DUMP
2636 + IFX_PCIE_PRINT(PCIE_MSG_PHY, "Modified PHY register dump\n");
2637 + pcie_phy_reg_dump(pcie_port);
2638 +#endif
2639 +}
2640 +
2641 --- /dev/null
2642 +++ b/arch/mips/pci/ifxmips_pcie_pm.c
2643 @@ -0,0 +1,176 @@
2644 +/******************************************************************************
2645 +**
2646 +** FILE NAME : ifxmips_pcie_pm.c
2647 +** PROJECT : IFX UEIP
2648 +** MODULES : PCIE Root Complex Driver
2649 +**
2650 +** DATE : 21 Dec 2009
2651 +** AUTHOR : Lei Chuanhua
2652 +** DESCRIPTION : PCIE Root Complex Driver Power Managment
2653 +** COPYRIGHT : Copyright (c) 2009
2654 +** Lantiq Deutschland GmbH
2655 +** Am Campeon 3, 85579 Neubiberg, Germany
2656 +**
2657 +** This program is free software; you can redistribute it and/or modify
2658 +** it under the terms of the GNU General Public License as published by
2659 +** the Free Software Foundation; either version 2 of the License, or
2660 +** (at your option) any later version.
2661 +**
2662 +** HISTORY
2663 +** $Date $Author $Comment
2664 +** 21 Dec,2009 Lei Chuanhua First UEIP release
2665 +*******************************************************************************/
2666 +/*!
2667 + \defgroup IFX_PCIE_PM Power Management functions
2668 + \ingroup IFX_PCIE
2669 + \brief IFX PCIE Root Complex Driver power management functions
2670 +*/
2671 +
2672 +/*!
2673 + \file ifxmips_pcie_pm.c
2674 + \ingroup IFX_PCIE
2675 + \brief source file for PCIE Root Complex Driver Power Management
2676 +*/
2677 +
2678 +#ifndef EXPORT_SYMTAB
2679 +#define EXPORT_SYMTAB
2680 +#endif
2681 +#ifndef AUTOCONF_INCLUDED
2682 +#include <linux/config.h>
2683 +#endif /* AUTOCONF_INCLUDED */
2684 +#include <linux/version.h>
2685 +#include <linux/module.h>
2686 +#include <linux/types.h>
2687 +#include <linux/kernel.h>
2688 +#include <asm/system.h>
2689 +
2690 +/* Project header */
2691 +#include <asm/ifx/ifx_types.h>
2692 +#include <asm/ifx/ifx_regs.h>
2693 +#include <asm/ifx/common_routines.h>
2694 +#include <asm/ifx/ifx_pmcu.h>
2695 +#include "ifxmips_pcie_pm.h"
2696 +
2697 +/**
2698 + * \fn static IFX_PMCU_RETURN_t ifx_pcie_pmcu_state_change(IFX_PMCU_STATE_t pmcuState)
2699 + * \brief the callback function to request pmcu state in the power management hardware-dependent module
2700 + *
2701 + * \param pmcuState This parameter is a PMCU state.
2702 + *
2703 + * \return IFX_PMCU_RETURN_SUCCESS Set Power State successfully
2704 + * \return IFX_PMCU_RETURN_ERROR Failed to set power state.
2705 + * \return IFX_PMCU_RETURN_DENIED Not allowed to operate power state
2706 + * \ingroup IFX_PCIE_PM
2707 + */
2708 +static IFX_PMCU_RETURN_t
2709 +ifx_pcie_pmcu_state_change(IFX_PMCU_STATE_t pmcuState)
2710 +{
2711 + switch(pmcuState)
2712 + {
2713 + case IFX_PMCU_STATE_D0:
2714 + return IFX_PMCU_RETURN_SUCCESS;
2715 + case IFX_PMCU_STATE_D1: // Not Applicable
2716 + return IFX_PMCU_RETURN_DENIED;
2717 + case IFX_PMCU_STATE_D2: // Not Applicable
2718 + return IFX_PMCU_RETURN_DENIED;
2719 + case IFX_PMCU_STATE_D3: // Module clock gating and Power gating
2720 + return IFX_PMCU_RETURN_SUCCESS;
2721 + default:
2722 + return IFX_PMCU_RETURN_DENIED;
2723 + }
2724 +}
2725 +
2726 +/**
2727 + * \fn static IFX_PMCU_RETURN_t ifx_pcie_pmcu_state_get(IFX_PMCU_STATE_t *pmcuState)
2728 + * \brief the callback function to get pmcu state in the power management hardware-dependent module
2729 +
2730 + * \param pmcuState Pointer to return power state.
2731 + *
2732 + * \return IFX_PMCU_RETURN_SUCCESS Set Power State successfully
2733 + * \return IFX_PMCU_RETURN_ERROR Failed to set power state.
2734 + * \return IFX_PMCU_RETURN_DENIED Not allowed to operate power state
2735 + * \ingroup IFX_PCIE_PM
2736 + */
2737 +static IFX_PMCU_RETURN_t
2738 +ifx_pcie_pmcu_state_get(IFX_PMCU_STATE_t *pmcuState)
2739 +{
2740 + return IFX_PMCU_RETURN_SUCCESS;
2741 +}
2742 +
2743 +/**
2744 + * \fn IFX_PMCU_RETURN_t ifx_pcie_pmcu_prechange(IFX_PMCU_MODULE_t pmcuModule, IFX_PMCU_STATE_t newState, IFX_PMCU_STATE_t oldState)
2745 + * \brief Apply all callbacks registered to be executed before a state change for pmcuModule
2746 + *
2747 + * \param pmcuModule Module
2748 + * \param newState New state
2749 + * \param oldState Old state
2750 + * \return IFX_PMCU_RETURN_SUCCESS Set Power State successfully
2751 + * \return IFX_PMCU_RETURN_ERROR Failed to set power state.
2752 + * \ingroup IFX_PCIE_PM
2753 + */
2754 +static IFX_PMCU_RETURN_t
2755 +ifx_pcie_pmcu_prechange(IFX_PMCU_MODULE_t pmcuModule, IFX_PMCU_STATE_t newState, IFX_PMCU_STATE_t oldState)
2756 +{
2757 + return IFX_PMCU_RETURN_SUCCESS;
2758 +}
2759 +
2760 +/**
2761 + * \fn IFX_PMCU_RETURN_t ifx_pcie_pmcu_postchange(IFX_PMCU_MODULE_t pmcuModule, IFX_PMCU_STATE_t newState, IFX_PMCU_STATE_t oldState)
2762 + * \brief Apply all callbacks registered to be executed before a state change for pmcuModule
2763 + *
2764 + * \param pmcuModule Module
2765 + * \param newState New state
2766 + * \param oldState Old state
2767 + * \return IFX_PMCU_RETURN_SUCCESS Set Power State successfully
2768 + * \return IFX_PMCU_RETURN_ERROR Failed to set power state.
2769 + * \ingroup IFX_PCIE_PM
2770 + */
2771 +static IFX_PMCU_RETURN_t
2772 +ifx_pcie_pmcu_postchange(IFX_PMCU_MODULE_t pmcuModule, IFX_PMCU_STATE_t newState, IFX_PMCU_STATE_t oldState)
2773 +{
2774 + return IFX_PMCU_RETURN_SUCCESS;
2775 +}
2776 +
2777 +/**
2778 + * \fn static void ifx_pcie_pmcu_init(void)
2779 + * \brief Register with central PMCU module
2780 + * \return none
2781 + * \ingroup IFX_PCIE_PM
2782 + */
2783 +void
2784 +ifx_pcie_pmcu_init(void)
2785 +{
2786 + IFX_PMCU_REGISTER_t pmcuRegister;
2787 +
2788 + /* XXX, hook driver context */
2789 +
2790 + /* State function register */
2791 + memset(&pmcuRegister, 0, sizeof(IFX_PMCU_REGISTER_t));
2792 + pmcuRegister.pmcuModule = IFX_PMCU_MODULE_PCIE;
2793 + pmcuRegister.pmcuModuleNr = 0;
2794 + pmcuRegister.ifx_pmcu_state_change = ifx_pcie_pmcu_state_change;
2795 + pmcuRegister.ifx_pmcu_state_get = ifx_pcie_pmcu_state_get;
2796 + pmcuRegister.pre = ifx_pcie_pmcu_prechange;
2797 + pmcuRegister.post= ifx_pcie_pmcu_postchange;
2798 + ifx_pmcu_register(&pmcuRegister);
2799 +}
2800 +
2801 +/**
2802 + * \fn static void ifx_pcie_pmcu_exit(void)
2803 + * \brief Unregister with central PMCU module
2804 + *
2805 + * \return none
2806 + * \ingroup IFX_PCIE_PM
2807 + */
2808 +void
2809 +ifx_pcie_pmcu_exit(void)
2810 +{
2811 + IFX_PMCU_REGISTER_t pmcuUnRegister;
2812 +
2813 + /* XXX, hook driver context */
2814 +
2815 + pmcuUnRegister.pmcuModule = IFX_PMCU_MODULE_PCIE;
2816 + pmcuUnRegister.pmcuModuleNr = 0;
2817 + ifx_pmcu_unregister(&pmcuUnRegister);
2818 +}
2819 +
2820 --- /dev/null
2821 +++ b/arch/mips/pci/ifxmips_pcie_pm.h
2822 @@ -0,0 +1,36 @@
2823 +/******************************************************************************
2824 +**
2825 +** FILE NAME : ifxmips_pcie_pm.h
2826 +** PROJECT : IFX UEIP
2827 +** MODULES : PCIe Root Complex Driver
2828 +**
2829 +** DATE : 21 Dec 2009
2830 +** AUTHOR : Lei Chuanhua
2831 +** DESCRIPTION : PCIe Root Complex Driver Power Managment
2832 +** COPYRIGHT : Copyright (c) 2009
2833 +** Lantiq Deutschland GmbH
2834 +** Am Campeon 3, 85579 Neubiberg, Germany
2835 +**
2836 +** This program is free software; you can redistribute it and/or modify
2837 +** it under the terms of the GNU General Public License as published by
2838 +** the Free Software Foundation; either version 2 of the License, or
2839 +** (at your option) any later version.
2840 +**
2841 +** HISTORY
2842 +** $Date $Author $Comment
2843 +** 21 Dec,2009 Lei Chuanhua First UEIP release
2844 +*******************************************************************************/
2845 +/*!
2846 + \file ifxmips_pcie_pm.h
2847 + \ingroup IFX_PCIE
2848 + \brief header file for PCIe Root Complex Driver Power Management
2849 +*/
2850 +
2851 +#ifndef IFXMIPS_PCIE_PM_H
2852 +#define IFXMIPS_PCIE_PM_H
2853 +
2854 +void ifx_pcie_pmcu_init(void);
2855 +void ifx_pcie_pmcu_exit(void);
2856 +
2857 +#endif /* IFXMIPS_PCIE_PM_H */
2858 +
2859 --- /dev/null
2860 +++ b/arch/mips/pci/ifxmips_pcie_reg.h
2861 @@ -0,0 +1,1001 @@
2862 +/******************************************************************************
2863 +**
2864 +** FILE NAME : ifxmips_pcie_reg.h
2865 +** PROJECT : IFX UEIP for VRX200
2866 +** MODULES : PCIe module
2867 +**
2868 +** DATE : 02 Mar 2009
2869 +** AUTHOR : Lei Chuanhua
2870 +** DESCRIPTION : PCIe Root Complex Driver
2871 +** COPYRIGHT : Copyright (c) 2009
2872 +** Infineon Technologies AG
2873 +** Am Campeon 1-12, 85579 Neubiberg, Germany
2874 +**
2875 +** This program is free software; you can redistribute it and/or modify
2876 +** it under the terms of the GNU General Public License as published by
2877 +** the Free Software Foundation; either version 2 of the License, or
2878 +** (at your option) any later version.
2879 +** HISTORY
2880 +** $Version $Date $Author $Comment
2881 +** 0.0.1 17 Mar,2009 Lei Chuanhua Initial version
2882 +*******************************************************************************/
2883 +#ifndef IFXMIPS_PCIE_REG_H
2884 +#define IFXMIPS_PCIE_REG_H
2885 +/*!
2886 + \file ifxmips_pcie_reg.h
2887 + \ingroup IFX_PCIE
2888 + \brief header file for PCIe module register definition
2889 +*/
2890 +/* PCIe Address Mapping Base */
2891 +#define PCIE_CFG_PHY_BASE 0x1D000000UL
2892 +#define PCIE_CFG_BASE (KSEG1 + PCIE_CFG_PHY_BASE)
2893 +#define PCIE_CFG_SIZE (8 * 1024 * 1024)
2894 +
2895 +#define PCIE_MEM_PHY_BASE 0x1C000000UL
2896 +#define PCIE_MEM_BASE (KSEG1 + PCIE_MEM_PHY_BASE)
2897 +#define PCIE_MEM_SIZE (16 * 1024 * 1024)
2898 +#define PCIE_MEM_PHY_END (PCIE_MEM_PHY_BASE + PCIE_MEM_SIZE - 1)
2899 +
2900 +#define PCIE_IO_PHY_BASE 0x1D800000UL
2901 +#define PCIE_IO_BASE (KSEG1 + PCIE_IO_PHY_BASE)
2902 +#define PCIE_IO_SIZE (1 * 1024 * 1024)
2903 +#define PCIE_IO_PHY_END (PCIE_IO_PHY_BASE + PCIE_IO_SIZE - 1)
2904 +
2905 +#define PCIE_RC_CFG_BASE (KSEG1 + 0x1D900000)
2906 +#define PCIE_APP_LOGIC_REG (KSEG1 + 0x1E100900)
2907 +#define PCIE_MSI_PHY_BASE 0x1F600000UL
2908 +
2909 +#define PCIE_PDI_PHY_BASE 0x1F106800UL
2910 +#define PCIE_PDI_BASE (KSEG1 + PCIE_PDI_PHY_BASE)
2911 +#define PCIE_PDI_SIZE 0x400
2912 +
2913 +#define PCIE1_CFG_PHY_BASE 0x19000000UL
2914 +#define PCIE1_CFG_BASE (KSEG1 + PCIE1_CFG_PHY_BASE)
2915 +#define PCIE1_CFG_SIZE (8 * 1024 * 1024)
2916 +
2917 +#define PCIE1_MEM_PHY_BASE 0x18000000UL
2918 +#define PCIE1_MEM_BASE (KSEG1 + PCIE1_MEM_PHY_BASE)
2919 +#define PCIE1_MEM_SIZE (16 * 1024 * 1024)
2920 +#define PCIE1_MEM_PHY_END (PCIE1_MEM_PHY_BASE + PCIE1_MEM_SIZE - 1)
2921 +
2922 +#define PCIE1_IO_PHY_BASE 0x19800000UL
2923 +#define PCIE1_IO_BASE (KSEG1 + PCIE1_IO_PHY_BASE)
2924 +#define PCIE1_IO_SIZE (1 * 1024 * 1024)
2925 +#define PCIE1_IO_PHY_END (PCIE1_IO_PHY_BASE + PCIE1_IO_SIZE - 1)
2926 +
2927 +#define PCIE1_RC_CFG_BASE (KSEG1 + 0x19900000)
2928 +#define PCIE1_APP_LOGIC_REG (KSEG1 + 0x1E100700)
2929 +#define PCIE1_MSI_PHY_BASE 0x1F400000UL
2930 +
2931 +#define PCIE1_PDI_PHY_BASE 0x1F700400UL
2932 +#define PCIE1_PDI_BASE (KSEG1 + PCIE1_PDI_PHY_BASE)
2933 +#define PCIE1_PDI_SIZE 0x400
2934 +
2935 +#define PCIE_CFG_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_CFG_BASE) : (PCIE_CFG_BASE))
2936 +#define PCIE_MEM_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_MEM_BASE) : (PCIE_MEM_BASE))
2937 +#define PCIE_IO_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_IO_BASE) : (PCIE_IO_BASE))
2938 +#define PCIE_MEM_PHY_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_MEM_PHY_BASE) : (PCIE_MEM_PHY_BASE))
2939 +#define PCIE_MEM_PHY_PORT_TO_END(X) ((X) > 0 ? (PCIE1_MEM_PHY_END) : (PCIE_MEM_PHY_END))
2940 +#define PCIE_IO_PHY_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_IO_PHY_BASE) : (PCIE_IO_PHY_BASE))
2941 +#define PCIE_IO_PHY_PORT_TO_END(X) ((X) > 0 ? (PCIE1_IO_PHY_END) : (PCIE_IO_PHY_END))
2942 +#define PCIE_APP_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_APP_LOGIC_REG) : (PCIE_APP_LOGIC_REG))
2943 +#define PCIE_RC_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_RC_CFG_BASE) : (PCIE_RC_CFG_BASE))
2944 +#define PCIE_PHY_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_PDI_BASE) : (PCIE_PDI_BASE))
2945 +
2946 +/* PCIe Application Logic Register */
2947 +/* RC Core Control Register */
2948 +#define PCIE_RC_CCR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x10)
2949 +/* This should be enabled after initializing configuratin registers
2950 + * Also should check link status retraining bit
2951 + */
2952 +#define PCIE_RC_CCR_LTSSM_ENABLE 0x00000001 /* Enable LTSSM to continue link establishment */
2953 +
2954 +/* RC Core Debug Register */
2955 +#define PCIE_RC_DR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x14)
2956 +#define PCIE_RC_DR_DLL_UP 0x00000001 /* Data Link Layer Up */
2957 +#define PCIE_RC_DR_CURRENT_POWER_STATE 0x0000000E /* Current Power State */
2958 +#define PCIE_RC_DR_CURRENT_POWER_STATE_S 1
2959 +#define PCIE_RC_DR_CURRENT_LTSSM_STATE 0x000001F0 /* Current LTSSM State */
2960 +#define PCIE_RC_DR_CURRENT_LTSSM_STATE_S 4
2961 +
2962 +#define PCIE_RC_DR_PM_DEV_STATE 0x00000E00 /* Power Management D-State */
2963 +#define PCIE_RC_DR_PM_DEV_STATE_S 9
2964 +
2965 +#define PCIE_RC_DR_PM_ENABLED 0x00001000 /* Power Management State from PMU */
2966 +#define PCIE_RC_DR_PME_EVENT_ENABLED 0x00002000 /* Power Management Event Enable State */
2967 +#define PCIE_RC_DR_AUX_POWER_ENABLED 0x00004000 /* Auxiliary Power Enable */
2968 +
2969 +/* Current Power State Definition */
2970 +enum {
2971 + PCIE_RC_DR_D0 = 0,
2972 + PCIE_RC_DR_D1, /* Not supported */
2973 + PCIE_RC_DR_D2, /* Not supported */
2974 + PCIE_RC_DR_D3,
2975 + PCIE_RC_DR_UN,
2976 +};
2977 +
2978 +/* PHY Link Status Register */
2979 +#define PCIE_PHY_SR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x18)
2980 +#define PCIE_PHY_SR_PHY_LINK_UP 0x00000001 /* PHY Link Up/Down Indicator */
2981 +
2982 +/* Electromechanical Control Register */
2983 +#define PCIE_EM_CR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x1C)
2984 +#define PCIE_EM_CR_CARD_IS_PRESENT 0x00000001 /* Card Presence Detect State */
2985 +#define PCIE_EM_CR_MRL_OPEN 0x00000002 /* MRL Sensor State */
2986 +#define PCIE_EM_CR_POWER_FAULT_SET 0x00000004 /* Power Fault Detected */
2987 +#define PCIE_EM_CR_MRL_SENSOR_SET 0x00000008 /* MRL Sensor Changed */
2988 +#define PCIE_EM_CR_PRESENT_DETECT_SET 0x00000010 /* Card Presense Detect Changed */
2989 +#define PCIE_EM_CR_CMD_CPL_INT_SET 0x00000020 /* Command Complete Interrupt */
2990 +#define PCIE_EM_CR_SYS_INTERLOCK_SET 0x00000040 /* System Electromechanical IterLock Engaged */
2991 +#define PCIE_EM_CR_ATTENTION_BUTTON_SET 0x00000080 /* Attention Button Pressed */
2992 +
2993 +/* Interrupt Status Register */
2994 +#define PCIE_IR_SR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x20)
2995 +#define PCIE_IR_SR_PME_CAUSE_MSI 0x00000002 /* MSI caused by PME */
2996 +#define PCIE_IR_SR_HP_PME_WAKE_GEN 0x00000004 /* Hotplug PME Wake Generation */
2997 +#define PCIE_IR_SR_HP_MSI 0x00000008 /* Hotplug MSI */
2998 +#define PCIE_IR_SR_AHB_LU_ERR 0x00000030 /* AHB Bridge Lookup Error Signals */
2999 +#define PCIE_IR_SR_AHB_LU_ERR_S 4
3000 +#define PCIE_IR_SR_INT_MSG_NUM 0x00003E00 /* Interrupt Message Number */
3001 +#define PCIE_IR_SR_INT_MSG_NUM_S 9
3002 +#define PCIE_IR_SR_AER_INT_MSG_NUM 0xF8000000 /* Advanced Error Interrupt Message Number */
3003 +#define PCIE_IR_SR_AER_INT_MSG_NUM_S 27
3004 +
3005 +/* Message Control Register */
3006 +#define PCIE_MSG_CR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x30)
3007 +#define PCIE_MSG_CR_GEN_PME_TURN_OFF_MSG 0x00000001 /* Generate PME Turn Off Message */
3008 +#define PCIE_MSG_CR_GEN_UNLOCK_MSG 0x00000002 /* Generate Unlock Message */
3009 +
3010 +#define PCIE_VDM_DR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x34)
3011 +
3012 +/* Vendor-Defined Message Requester ID Register */
3013 +#define PCIE_VDM_RID(X) (PCIE_APP_PORT_TO_BASE (X) + 0x38)
3014 +#define PCIE_VDM_RID_VENROR_MSG_REQ_ID 0x0000FFFF
3015 +#define PCIE_VDM_RID_VDMRID_S 0
3016 +
3017 +/* ASPM Control Register */
3018 +#define PCIE_ASPM_CR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x40)
3019 +#define PCIE_ASPM_CR_HOT_RST 0x00000001 /* Hot Reset Request to the downstream device */
3020 +#define PCIE_ASPM_CR_REQ_EXIT_L1 0x00000002 /* Request to Exit L1 */
3021 +#define PCIE_ASPM_CR_REQ_ENTER_L1 0x00000004 /* Request to Enter L1 */
3022 +
3023 +/* Vendor Message DW0 Register */
3024 +#define PCIE_VM_MSG_DW0(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x50)
3025 +#define PCIE_VM_MSG_DW0_TYPE 0x0000001F /* Message type */
3026 +#define PCIE_VM_MSG_DW0_TYPE_S 0
3027 +#define PCIE_VM_MSG_DW0_FORMAT 0x00000060 /* Format */
3028 +#define PCIE_VM_MSG_DW0_FORMAT_S 5
3029 +#define PCIE_VM_MSG_DW0_TC 0x00007000 /* Traffic Class */
3030 +#define PCIE_VM_MSG_DW0_TC_S 12
3031 +#define PCIE_VM_MSG_DW0_ATTR 0x000C0000 /* Atrributes */
3032 +#define PCIE_VM_MSG_DW0_ATTR_S 18
3033 +#define PCIE_VM_MSG_DW0_EP_TLP 0x00100000 /* Poisoned TLP */
3034 +#define PCIE_VM_MSG_DW0_TD 0x00200000 /* TLP Digest */
3035 +#define PCIE_VM_MSG_DW0_LEN 0xFFC00000 /* Length */
3036 +#define PCIE_VM_MSG_DW0_LEN_S 22
3037 +
3038 +/* Format Definition */
3039 +enum {
3040 + PCIE_VM_MSG_FORMAT_00 = 0, /* 3DW Hdr, no data*/
3041 + PCIE_VM_MSG_FORMAT_01, /* 4DW Hdr, no data */
3042 + PCIE_VM_MSG_FORMAT_10, /* 3DW Hdr, with data */
3043 + PCIE_VM_MSG_FORMAT_11, /* 4DW Hdr, with data */
3044 +};
3045 +
3046 +/* Traffic Class Definition */
3047 +enum {
3048 + PCIE_VM_MSG_TC0 = 0,
3049 + PCIE_VM_MSG_TC1,
3050 + PCIE_VM_MSG_TC2,
3051 + PCIE_VM_MSG_TC3,
3052 + PCIE_VM_MSG_TC4,
3053 + PCIE_VM_MSG_TC5,
3054 + PCIE_VM_MSG_TC6,
3055 + PCIE_VM_MSG_TC7,
3056 +};
3057 +
3058 +/* Attributes Definition */
3059 +enum {
3060 + PCIE_VM_MSG_ATTR_00 = 0, /* RO and No Snoop cleared */
3061 + PCIE_VM_MSG_ATTR_01, /* RO cleared , No Snoop set */
3062 + PCIE_VM_MSG_ATTR_10, /* RO set, No Snoop cleared*/
3063 + PCIE_VM_MSG_ATTR_11, /* RO and No Snoop set */
3064 +};
3065 +
3066 +/* Payload Size Definition */
3067 +#define PCIE_VM_MSG_LEN_MIN 0
3068 +#define PCIE_VM_MSG_LEN_MAX 1024
3069 +
3070 +/* Vendor Message DW1 Register */
3071 +#define PCIE_VM_MSG_DW1(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x54)
3072 +#define PCIE_VM_MSG_DW1_FUNC_NUM 0x00000070 /* Function Number */
3073 +#define PCIE_VM_MSG_DW1_FUNC_NUM_S 8
3074 +#define PCIE_VM_MSG_DW1_CODE 0x00FF0000 /* Message Code */
3075 +#define PCIE_VM_MSG_DW1_CODE_S 16
3076 +#define PCIE_VM_MSG_DW1_TAG 0xFF000000 /* Tag */
3077 +#define PCIE_VM_MSG_DW1_TAG_S 24
3078 +
3079 +#define PCIE_VM_MSG_DW2(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x58)
3080 +#define PCIE_VM_MSG_DW3(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x5C)
3081 +
3082 +/* Vendor Message Request Register */
3083 +#define PCIE_VM_MSG_REQR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x60)
3084 +#define PCIE_VM_MSG_REQR_REQ 0x00000001 /* Vendor Message Request */
3085 +
3086 +
3087 +/* AHB Slave Side Band Control Register */
3088 +#define PCIE_AHB_SSB(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x70)
3089 +#define PCIE_AHB_SSB_REQ_BCM 0x00000001 /* Slave Reques BCM filed */
3090 +#define PCIE_AHB_SSB_REQ_EP 0x00000002 /* Slave Reques EP filed */
3091 +#define PCIE_AHB_SSB_REQ_TD 0x00000004 /* Slave Reques TD filed */
3092 +#define PCIE_AHB_SSB_REQ_ATTR 0x00000018 /* Slave Reques Attribute number */
3093 +#define PCIE_AHB_SSB_REQ_ATTR_S 3
3094 +#define PCIE_AHB_SSB_REQ_TC 0x000000E0 /* Slave Request TC Field */
3095 +#define PCIE_AHB_SSB_REQ_TC_S 5
3096 +
3097 +/* AHB Master SideBand Ctrl Register */
3098 +#define PCIE_AHB_MSB(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x74)
3099 +#define PCIE_AHB_MSB_RESP_ATTR 0x00000003 /* Master Response Attribute number */
3100 +#define PCIE_AHB_MSB_RESP_ATTR_S 0
3101 +#define PCIE_AHB_MSB_RESP_BAD_EOT 0x00000004 /* Master Response Badeot filed */
3102 +#define PCIE_AHB_MSB_RESP_BCM 0x00000008 /* Master Response BCM filed */
3103 +#define PCIE_AHB_MSB_RESP_EP 0x00000010 /* Master Response EP filed */
3104 +#define PCIE_AHB_MSB_RESP_TD 0x00000020 /* Master Response TD filed */
3105 +#define PCIE_AHB_MSB_RESP_FUN_NUM 0x000003C0 /* Master Response Function number */
3106 +#define PCIE_AHB_MSB_RESP_FUN_NUM_S 6
3107 +
3108 +/* AHB Control Register, fixed bus enumeration exception */
3109 +#define PCIE_AHB_CTRL(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x78)
3110 +#define PCIE_AHB_CTRL_BUS_ERROR_SUPPRESS 0x00000001
3111 +
3112 +/* Interrupt Enalbe Register */
3113 +#define PCIE_IRNEN(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xF4)
3114 +#define PCIE_IRNCR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xF8)
3115 +#define PCIE_IRNICR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xFC)
3116 +
3117 +/* PCIe interrupt enable/control/capture register definition */
3118 +#define PCIE_IRN_AER_REPORT 0x00000001 /* AER Interrupt */
3119 +#define PCIE_IRN_AER_MSIX 0x00000002 /* Advanced Error MSI-X Interrupt */
3120 +#define PCIE_IRN_PME 0x00000004 /* PME Interrupt */
3121 +#define PCIE_IRN_HOTPLUG 0x00000008 /* Hotplug Interrupt */
3122 +#define PCIE_IRN_RX_VDM_MSG 0x00000010 /* Vendor-Defined Message Interrupt */
3123 +#define PCIE_IRN_RX_CORRECTABLE_ERR_MSG 0x00000020 /* Correctable Error Message Interrupt */
3124 +#define PCIE_IRN_RX_NON_FATAL_ERR_MSG 0x00000040 /* Non-fatal Error Message */
3125 +#define PCIE_IRN_RX_FATAL_ERR_MSG 0x00000080 /* Fatal Error Message */
3126 +#define PCIE_IRN_RX_PME_MSG 0x00000100 /* PME Message Interrupt */
3127 +#define PCIE_IRN_RX_PME_TURNOFF_ACK 0x00000200 /* PME Turnoff Ack Message Interrupt */
3128 +#define PCIE_IRN_AHB_BR_FATAL_ERR 0x00000400 /* AHB Fatal Error Interrupt */
3129 +#define PCIE_IRN_LINK_AUTO_BW_STATUS 0x00000800 /* Link Auto Bandwidth Status Interrupt */
3130 +#define PCIE_IRN_BW_MGT 0x00001000 /* Bandwidth Managment Interrupt */
3131 +#define PCIE_IRN_INTA 0x00002000 /* INTA */
3132 +#define PCIE_IRN_INTB 0x00004000 /* INTB */
3133 +#define PCIE_IRN_INTC 0x00008000 /* INTC */
3134 +#define PCIE_IRN_INTD 0x00010000 /* INTD */
3135 +#define PCIE_IRN_WAKEUP 0x00020000 /* Wake up Interrupt */
3136 +
3137 +#define PCIE_RC_CORE_COMBINED_INT (PCIE_IRN_AER_REPORT | PCIE_IRN_AER_MSIX | PCIE_IRN_PME | \
3138 + PCIE_IRN_HOTPLUG | PCIE_IRN_RX_VDM_MSG | PCIE_IRN_RX_CORRECTABLE_ERR_MSG |\
3139 + PCIE_IRN_RX_NON_FATAL_ERR_MSG | PCIE_IRN_RX_FATAL_ERR_MSG | \
3140 + PCIE_IRN_RX_PME_MSG | PCIE_IRN_RX_PME_TURNOFF_ACK | PCIE_IRN_AHB_BR_FATAL_ERR | \
3141 + PCIE_IRN_LINK_AUTO_BW_STATUS | PCIE_IRN_BW_MGT)
3142 +/* PCIe RC Configuration Register */
3143 +#define PCIE_VDID(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x00)
3144 +
3145 +/* Bit definition from pci_reg.h */
3146 +#define PCIE_PCICMDSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x04)
3147 +#define PCIE_CCRID(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x08)
3148 +#define PCIE_CLSLTHTBR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x0C) /* EP only */
3149 +/* BAR0, BAR1,Only necessary if the bridges implements a device-specific register set or memory buffer */
3150 +#define PCIE_BAR0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x10) /* Not used*/
3151 +#define PCIE_BAR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x14) /* Not used */
3152 +
3153 +#define PCIE_BNR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x18) /* Mandatory */
3154 +/* Bus Number Register bits */
3155 +#define PCIE_BNR_PRIMARY_BUS_NUM 0x000000FF
3156 +#define PCIE_BNR_PRIMARY_BUS_NUM_S 0
3157 +#define PCIE_PNR_SECONDARY_BUS_NUM 0x0000FF00
3158 +#define PCIE_PNR_SECONDARY_BUS_NUM_S 8
3159 +#define PCIE_PNR_SUB_BUS_NUM 0x00FF0000
3160 +#define PCIE_PNR_SUB_BUS_NUM_S 16
3161 +
3162 +/* IO Base/Limit Register bits */
3163 +#define PCIE_IOBLSECS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x1C) /* RC only */
3164 +#define PCIE_IOBLSECS_32BIT_IO_ADDR 0x00000001
3165 +#define PCIE_IOBLSECS_IO_BASE_ADDR 0x000000F0
3166 +#define PCIE_IOBLSECS_IO_BASE_ADDR_S 4
3167 +#define PCIE_IOBLSECS_32BIT_IOLIMT 0x00000100
3168 +#define PCIE_IOBLSECS_IO_LIMIT_ADDR 0x0000F000
3169 +#define PCIE_IOBLSECS_IO_LIMIT_ADDR_S 12
3170 +
3171 +/* Non-prefetchable Memory Base/Limit Register bit */
3172 +#define PCIE_MBML(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x20) /* RC only */
3173 +#define PCIE_MBML_MEM_BASE_ADDR 0x0000FFF0
3174 +#define PCIE_MBML_MEM_BASE_ADDR_S 4
3175 +#define PCIE_MBML_MEM_LIMIT_ADDR 0xFFF00000
3176 +#define PCIE_MBML_MEM_LIMIT_ADDR_S 20
3177 +
3178 +/* Prefetchable Memory Base/Limit Register bit */
3179 +#define PCIE_PMBL(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x24) /* RC only */
3180 +#define PCIE_PMBL_64BIT_ADDR 0x00000001
3181 +#define PCIE_PMBL_UPPER_12BIT 0x0000FFF0
3182 +#define PCIE_PMBL_UPPER_12BIT_S 4
3183 +#define PCIE_PMBL_E64MA 0x00010000
3184 +#define PCIE_PMBL_END_ADDR 0xFFF00000
3185 +#define PCIE_PMBL_END_ADDR_S 20
3186 +#define PCIE_PMBU32(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x28) /* RC only */
3187 +#define PCIE_PMLU32(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x2C) /* RC only */
3188 +
3189 +/* I/O Base/Limit Upper 16 bits register */
3190 +#define PCIE_IO_BANDL(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x30) /* RC only */
3191 +#define PCIE_IO_BANDL_UPPER_16BIT_IO_BASE 0x0000FFFF
3192 +#define PCIE_IO_BANDL_UPPER_16BIT_IO_BASE_S 0
3193 +#define PCIE_IO_BANDL_UPPER_16BIT_IO_LIMIT 0xFFFF0000
3194 +#define PCIE_IO_BANDL_UPPER_16BIT_IO_LIMIT_S 16
3195 +
3196 +#define PCIE_CPR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x34)
3197 +#define PCIE_EBBAR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x38)
3198 +
3199 +/* Interrupt and Secondary Bridge Control Register */
3200 +#define PCIE_INTRBCTRL(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x3C)
3201 +
3202 +#define PCIE_INTRBCTRL_INT_LINE 0x000000FF
3203 +#define PCIE_INTRBCTRL_INT_LINE_S 0
3204 +#define PCIE_INTRBCTRL_INT_PIN 0x0000FF00
3205 +#define PCIE_INTRBCTRL_INT_PIN_S 8
3206 +#define PCIE_INTRBCTRL_PARITY_ERR_RESP_ENABLE 0x00010000 /* #PERR */
3207 +#define PCIE_INTRBCTRL_SERR_ENABLE 0x00020000 /* #SERR */
3208 +#define PCIE_INTRBCTRL_ISA_ENABLE 0x00040000 /* ISA enable, IO 64KB only */
3209 +#define PCIE_INTRBCTRL_VGA_ENABLE 0x00080000 /* VGA enable */
3210 +#define PCIE_INTRBCTRL_VGA_16BIT_DECODE 0x00100000 /* VGA 16bit decode */
3211 +#define PCIE_INTRBCTRL_RST_SECONDARY_BUS 0x00400000 /* Secondary bus rest, hot rest, 1ms */
3212 +/* Others are read only */
3213 +enum {
3214 + PCIE_INTRBCTRL_INT_NON = 0,
3215 + PCIE_INTRBCTRL_INTA,
3216 + PCIE_INTRBCTRL_INTB,
3217 + PCIE_INTRBCTRL_INTC,
3218 + PCIE_INTRBCTRL_INTD,
3219 +};
3220 +
3221 +#define PCIE_PM_CAPR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x40)
3222 +
3223 +/* Power Management Control and Status Register */
3224 +#define PCIE_PM_CSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x44)
3225 +
3226 +#define PCIE_PM_CSR_POWER_STATE 0x00000003 /* Power State */
3227 +#define PCIE_PM_CSR_POWER_STATE_S 0
3228 +#define PCIE_PM_CSR_SW_RST 0x00000008 /* Soft Reset Enabled */
3229 +#define PCIE_PM_CSR_PME_ENABLE 0x00000100 /* PME Enable */
3230 +#define PCIE_PM_CSR_PME_STATUS 0x00008000 /* PME status */
3231 +
3232 +/* MSI Capability Register for EP */
3233 +#define PCIE_MCAPR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x50)
3234 +
3235 +#define PCIE_MCAPR_MSI_CAP_ID 0x000000FF /* MSI Capability ID */
3236 +#define PCIE_MCAPR_MSI_CAP_ID_S 0
3237 +#define PCIE_MCAPR_MSI_NEXT_CAP_PTR 0x0000FF00 /* Next Capability Pointer */
3238 +#define PCIE_MCAPR_MSI_NEXT_CAP_PTR_S 8
3239 +#define PCIE_MCAPR_MSI_ENABLE 0x00010000 /* MSI Enable */
3240 +#define PCIE_MCAPR_MULTI_MSG_CAP 0x000E0000 /* Multiple Message Capable */
3241 +#define PCIE_MCAPR_MULTI_MSG_CAP_S 17
3242 +#define PCIE_MCAPR_MULTI_MSG_ENABLE 0x00700000 /* Multiple Message Enable */
3243 +#define PCIE_MCAPR_MULTI_MSG_ENABLE_S 20
3244 +#define PCIE_MCAPR_ADDR64_CAP 0X00800000 /* 64-bit Address Capable */
3245 +
3246 +/* MSI Message Address Register */
3247 +#define PCIE_MA(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x54)
3248 +
3249 +#define PCIE_MA_ADDR_MASK 0xFFFFFFFC /* Message Address */
3250 +
3251 +/* MSI Message Upper Address Register */
3252 +#define PCIE_MUA(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x58)
3253 +
3254 +/* MSI Message Data Register */
3255 +#define PCIE_MD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x5C)
3256 +
3257 +#define PCIE_MD_DATA 0x0000FFFF /* Message Data */
3258 +#define PCIE_MD_DATA_S 0
3259 +
3260 +/* PCI Express Capability Register */
3261 +#define PCIE_XCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x70)
3262 +
3263 +#define PCIE_XCAP_ID 0x000000FF /* PCI Express Capability ID */
3264 +#define PCIE_XCAP_ID_S 0
3265 +#define PCIE_XCAP_NEXT_CAP 0x0000FF00 /* Next Capability Pointer */
3266 +#define PCIE_XCAP_NEXT_CAP_S 8
3267 +#define PCIE_XCAP_VER 0x000F0000 /* PCI Express Capability Version */
3268 +#define PCIE_XCAP_VER_S 16
3269 +#define PCIE_XCAP_DEV_PORT_TYPE 0x00F00000 /* Device Port Type */
3270 +#define PCIE_XCAP_DEV_PORT_TYPE_S 20
3271 +#define PCIE_XCAP_SLOT_IMPLEMENTED 0x01000000 /* Slot Implemented */
3272 +#define PCIE_XCAP_MSG_INT_NUM 0x3E000000 /* Interrupt Message Number */
3273 +#define PCIE_XCAP_MSG_INT_NUM_S 25
3274 +
3275 +/* Device Capability Register */
3276 +#define PCIE_DCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x74)
3277 +
3278 +#define PCIE_DCAP_MAX_PAYLOAD_SIZE 0x00000007 /* Max Payload size */
3279 +#define PCIE_DCAP_MAX_PAYLOAD_SIZE_S 0
3280 +#define PCIE_DCAP_PHANTOM_FUNC 0x00000018 /* Phanton Function, not supported */
3281 +#define PCIE_DCAP_PHANTOM_FUNC_S 3
3282 +#define PCIE_DCAP_EXT_TAG 0x00000020 /* Extended Tag Field */
3283 +#define PCIE_DCAP_EP_L0S_LATENCY 0x000001C0 /* EP L0s latency only */
3284 +#define PCIE_DCAP_EP_L0S_LATENCY_S 6
3285 +#define PCIE_DCAP_EP_L1_LATENCY 0x00000E00 /* EP L1 latency only */
3286 +#define PCIE_DCAP_EP_L1_LATENCY_S 9
3287 +#define PCIE_DCAP_ROLE_BASE_ERR_REPORT 0x00008000 /* Role Based ERR */
3288 +
3289 +/* Maximum payload size supported */
3290 +enum {
3291 + PCIE_MAX_PAYLOAD_128 = 0,
3292 + PCIE_MAX_PAYLOAD_256,
3293 + PCIE_MAX_PAYLOAD_512,
3294 + PCIE_MAX_PAYLOAD_1024,
3295 + PCIE_MAX_PAYLOAD_2048,
3296 + PCIE_MAX_PAYLOAD_4096,
3297 +};
3298 +
3299 +/* Device Control and Status Register */
3300 +#define PCIE_DCTLSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x78)
3301 +
3302 +#define PCIE_DCTLSTS_CORRECTABLE_ERR_EN 0x00000001 /* COR-ERR */
3303 +#define PCIE_DCTLSTS_NONFATAL_ERR_EN 0x00000002 /* Non-fatal ERR */
3304 +#define PCIE_DCTLSTS_FATAL_ERR_EN 0x00000004 /* Fatal ERR */
3305 +#define PCIE_DCTLSYS_UR_REQ_EN 0x00000008 /* UR ERR */
3306 +#define PCIE_DCTLSTS_RELAXED_ORDERING_EN 0x00000010 /* Enable relaxing ordering */
3307 +#define PCIE_DCTLSTS_MAX_PAYLOAD_SIZE 0x000000E0 /* Max payload mask */
3308 +#define PCIE_DCTLSTS_MAX_PAYLOAD_SIZE_S 5
3309 +#define PCIE_DCTLSTS_EXT_TAG_EN 0x00000100 /* Extended tag field */
3310 +#define PCIE_DCTLSTS_PHANTOM_FUNC_EN 0x00000200 /* Phantom Function Enable */
3311 +#define PCIE_DCTLSTS_AUX_PM_EN 0x00000400 /* AUX Power PM Enable */
3312 +#define PCIE_DCTLSTS_NO_SNOOP_EN 0x00000800 /* Enable no snoop, except root port*/
3313 +#define PCIE_DCTLSTS_MAX_READ_SIZE 0x00007000 /* Max Read Request size*/
3314 +#define PCIE_DCTLSTS_MAX_READ_SIZE_S 12
3315 +#define PCIE_DCTLSTS_CORRECTABLE_ERR 0x00010000 /* COR-ERR Detected */
3316 +#define PCIE_DCTLSTS_NONFATAL_ERR 0x00020000 /* Non-Fatal ERR Detected */
3317 +#define PCIE_DCTLSTS_FATAL_ER 0x00040000 /* Fatal ERR Detected */
3318 +#define PCIE_DCTLSTS_UNSUPPORTED_REQ 0x00080000 /* UR Detected */
3319 +#define PCIE_DCTLSTS_AUX_POWER 0x00100000 /* Aux Power Detected */
3320 +#define PCIE_DCTLSTS_TRANSACT_PENDING 0x00200000 /* Transaction pending */
3321 +
3322 +#define PCIE_DCTLSTS_ERR_EN (PCIE_DCTLSTS_CORRECTABLE_ERR_EN | \
3323 + PCIE_DCTLSTS_NONFATAL_ERR_EN | PCIE_DCTLSTS_FATAL_ERR_EN | \
3324 + PCIE_DCTLSYS_UR_REQ_EN)
3325 +
3326 +/* Link Capability Register */
3327 +#define PCIE_LCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7C)
3328 +#define PCIE_LCAP_MAX_LINK_SPEED 0x0000000F /* Max link speed, 0x1 by default */
3329 +#define PCIE_LCAP_MAX_LINK_SPEED_S 0
3330 +#define PCIE_LCAP_MAX_LENGTH_WIDTH 0x000003F0 /* Maxium Length Width */
3331 +#define PCIE_LCAP_MAX_LENGTH_WIDTH_S 4
3332 +#define PCIE_LCAP_ASPM_LEVEL 0x00000C00 /* Active State Link PM Support */
3333 +#define PCIE_LCAP_ASPM_LEVEL_S 10
3334 +#define PCIE_LCAP_L0S_EIXT_LATENCY 0x00007000 /* L0s Exit Latency */
3335 +#define PCIE_LCAP_L0S_EIXT_LATENCY_S 12
3336 +#define PCIE_LCAP_L1_EXIT_LATENCY 0x00038000 /* L1 Exit Latency */
3337 +#define PCIE_LCAP_L1_EXIT_LATENCY_S 15
3338 +#define PCIE_LCAP_CLK_PM 0x00040000 /* Clock Power Management */
3339 +#define PCIE_LCAP_SDER 0x00080000 /* Surprise Down Error Reporting */
3340 +#define PCIE_LCAP_DLL_ACTIVE_REPROT 0x00100000 /* Data Link Layer Active Reporting Capable */
3341 +#define PCIE_LCAP_PORT_NUM 0xFF0000000 /* Port number */
3342 +#define PCIE_LCAP_PORT_NUM_S 24
3343 +
3344 +/* Maximum Length width definition */
3345 +#define PCIE_MAX_LENGTH_WIDTH_RES 0x00
3346 +#define PCIE_MAX_LENGTH_WIDTH_X1 0x01 /* Default */
3347 +#define PCIE_MAX_LENGTH_WIDTH_X2 0x02
3348 +#define PCIE_MAX_LENGTH_WIDTH_X4 0x04
3349 +#define PCIE_MAX_LENGTH_WIDTH_X8 0x08
3350 +#define PCIE_MAX_LENGTH_WIDTH_X12 0x0C
3351 +#define PCIE_MAX_LENGTH_WIDTH_X16 0x10
3352 +#define PCIE_MAX_LENGTH_WIDTH_X32 0x20
3353 +
3354 +/* Active State Link PM definition */
3355 +enum {
3356 + PCIE_ASPM_RES0 = 0,
3357 + PCIE_ASPM_L0S_ENTRY_SUPPORT, /* L0s */
3358 + PCIE_ASPM_RES1,
3359 + PCIE_ASPM_L0S_L1_ENTRY_SUPPORT, /* L0s and L1, default */
3360 +};
3361 +
3362 +/* L0s Exit Latency definition */
3363 +enum {
3364 + PCIE_L0S_EIXT_LATENCY_L64NS = 0, /* < 64 ns */
3365 + PCIE_L0S_EIXT_LATENCY_B64A128, /* > 64 ns < 128 ns */
3366 + PCIE_L0S_EIXT_LATENCY_B128A256, /* > 128 ns < 256 ns */
3367 + PCIE_L0S_EIXT_LATENCY_B256A512, /* > 256 ns < 512 ns */
3368 + PCIE_L0S_EIXT_LATENCY_B512TO1U, /* > 512 ns < 1 us */
3369 + PCIE_L0S_EIXT_LATENCY_B1A2U, /* > 1 us < 2 us */
3370 + PCIE_L0S_EIXT_LATENCY_B2A4U, /* > 2 us < 4 us */
3371 + PCIE_L0S_EIXT_LATENCY_M4US, /* > 4 us */
3372 +};
3373 +
3374 +/* L1 Exit Latency definition */
3375 +enum {
3376 + PCIE_L1_EXIT_LATENCY_L1US = 0, /* < 1 us */
3377 + PCIE_L1_EXIT_LATENCY_B1A2, /* > 1 us < 2 us */
3378 + PCIE_L1_EXIT_LATENCY_B2A4, /* > 2 us < 4 us */
3379 + PCIE_L1_EXIT_LATENCY_B4A8, /* > 4 us < 8 us */
3380 + PCIE_L1_EXIT_LATENCY_B8A16, /* > 8 us < 16 us */
3381 + PCIE_L1_EXIT_LATENCY_B16A32, /* > 16 us < 32 us */
3382 + PCIE_L1_EXIT_LATENCY_B32A64, /* > 32 us < 64 us */
3383 + PCIE_L1_EXIT_LATENCY_M64US, /* > 64 us */
3384 +};
3385 +
3386 +/* Link Control and Status Register */
3387 +#define PCIE_LCTLSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x80)
3388 +#define PCIE_LCTLSTS_ASPM_ENABLE 0x00000003 /* Active State Link PM Control */
3389 +#define PCIE_LCTLSTS_ASPM_ENABLE_S 0
3390 +#define PCIE_LCTLSTS_RCB128 0x00000008 /* Read Completion Boundary 128*/
3391 +#define PCIE_LCTLSTS_LINK_DISABLE 0x00000010 /* Link Disable */
3392 +#define PCIE_LCTLSTS_RETRIAN_LINK 0x00000020 /* Retrain Link */
3393 +#define PCIE_LCTLSTS_COM_CLK_CFG 0x00000040 /* Common Clock Configuration */
3394 +#define PCIE_LCTLSTS_EXT_SYNC 0x00000080 /* Extended Synch */
3395 +#define PCIE_LCTLSTS_CLK_PM_EN 0x00000100 /* Enable Clock Powerm Management */
3396 +#define PCIE_LCTLSTS_LINK_SPEED 0x000F0000 /* Link Speed */
3397 +#define PCIE_LCTLSTS_LINK_SPEED_S 16
3398 +#define PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH 0x03F00000 /* Negotiated Link Width */
3399 +#define PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH_S 20
3400 +#define PCIE_LCTLSTS_RETRAIN_PENDING 0x08000000 /* Link training is ongoing */
3401 +#define PCIE_LCTLSTS_SLOT_CLK_CFG 0x10000000 /* Slot Clock Configuration */
3402 +#define PCIE_LCTLSTS_DLL_ACTIVE 0x20000000 /* Data Link Layer Active */
3403 +
3404 +/* Slot Capabilities Register */
3405 +#define PCIE_SLCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x84)
3406 +
3407 +/* Slot Capabilities */
3408 +#define PCIE_SLCTLSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x88)
3409 +
3410 +/* Root Control and Capability Register */
3411 +#define PCIE_RCTLCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x8C)
3412 +#define PCIE_RCTLCAP_SERR_ON_CORRECTABLE_ERR 0x00000001 /* #SERR on COR-ERR */
3413 +#define PCIE_RCTLCAP_SERR_ON_NONFATAL_ERR 0x00000002 /* #SERR on Non-Fatal ERR */
3414 +#define PCIE_RCTLCAP_SERR_ON_FATAL_ERR 0x00000004 /* #SERR on Fatal ERR */
3415 +#define PCIE_RCTLCAP_PME_INT_EN 0x00000008 /* PME Interrupt Enable */
3416 +#define PCIE_RCTLCAP_SERR_ENABLE (PCIE_RCTLCAP_SERR_ON_CORRECTABLE_ERR | \
3417 + PCIE_RCTLCAP_SERR_ON_NONFATAL_ERR | PCIE_RCTLCAP_SERR_ON_FATAL_ERR)
3418 +/* Root Status Register */
3419 +#define PCIE_RSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x90)
3420 +#define PCIE_RSTS_PME_REQ_ID 0x0000FFFF /* PME Request ID */
3421 +#define PCIE_RSTS_PME_REQ_ID_S 0
3422 +#define PCIE_RSTS_PME_STATUS 0x00010000 /* PME Status */
3423 +#define PCIE_RSTS_PME_PENDING 0x00020000 /* PME Pending */
3424 +
3425 +/* PCI Express Enhanced Capability Header */
3426 +#define PCIE_ENHANCED_CAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x100)
3427 +#define PCIE_ENHANCED_CAP_ID 0x0000FFFF /* PCI Express Extended Capability ID */
3428 +#define PCIE_ENHANCED_CAP_ID_S 0
3429 +#define PCIE_ENHANCED_CAP_VER 0x000F0000 /* Capability Version */
3430 +#define PCIE_ENHANCED_CAP_VER_S 16
3431 +#define PCIE_ENHANCED_CAP_NEXT_OFFSET 0xFFF00000 /* Next Capability Offset */
3432 +#define PCIE_ENHANCED_CAP_NEXT_OFFSET_S 20
3433 +
3434 +/* Uncorrectable Error Status Register */
3435 +#define PCIE_UES_R(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x104)
3436 +#define PCIE_DATA_LINK_PROTOCOL_ERR 0x00000010 /* Data Link Protocol Error Status */
3437 +#define PCIE_SURPRISE_DOWN_ERROR 0x00000020 /* Surprise Down Error Status */
3438 +#define PCIE_POISONED_TLP 0x00001000 /* Poisoned TLP Status */
3439 +#define PCIE_FC_PROTOCOL_ERR 0x00002000 /* Flow Control Protocol Error Status */
3440 +#define PCIE_COMPLETION_TIMEOUT 0x00004000 /* Completion Timeout Status */
3441 +#define PCIE_COMPLETOR_ABORT 0x00008000 /* Completer Abort Error */
3442 +#define PCIE_UNEXPECTED_COMPLETION 0x00010000 /* Unexpected Completion Status */
3443 +#define PCIE_RECEIVER_OVERFLOW 0x00020000 /* Receive Overflow Status */
3444 +#define PCIE_MALFORNED_TLP 0x00040000 /* Malformed TLP Stauts */
3445 +#define PCIE_ECRC_ERR 0x00080000 /* ECRC Error Stauts */
3446 +#define PCIE_UR_REQ 0x00100000 /* Unsupported Request Error Status */
3447 +#define PCIE_ALL_UNCORRECTABLE_ERR (PCIE_DATA_LINK_PROTOCOL_ERR | PCIE_SURPRISE_DOWN_ERROR | \
3448 + PCIE_POISONED_TLP | PCIE_FC_PROTOCOL_ERR | PCIE_COMPLETION_TIMEOUT | \
3449 + PCIE_COMPLETOR_ABORT | PCIE_UNEXPECTED_COMPLETION | PCIE_RECEIVER_OVERFLOW |\
3450 + PCIE_MALFORNED_TLP | PCIE_ECRC_ERR | PCIE_UR_REQ)
3451 +
3452 +/* Uncorrectable Error Mask Register, Mask means no report */
3453 +#define PCIE_UEMR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x108)
3454 +
3455 +/* Uncorrectable Error Severity Register */
3456 +#define PCIE_UESR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x10C)
3457 +
3458 +/* Correctable Error Status Register */
3459 +#define PCIE_CESR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x110)
3460 +#define PCIE_RX_ERR 0x00000001 /* Receive Error Status */
3461 +#define PCIE_BAD_TLP 0x00000040 /* Bad TLP Status */
3462 +#define PCIE_BAD_DLLP 0x00000080 /* Bad DLLP Status */
3463 +#define PCIE_REPLAY_NUM_ROLLOVER 0x00000100 /* Replay Number Rollover Status */
3464 +#define PCIE_REPLAY_TIMER_TIMEOUT_ERR 0x00001000 /* Reply Timer Timeout Status */
3465 +#define PCIE_ADVISORY_NONFTAL_ERR 0x00002000 /* Advisory Non-Fatal Error Status */
3466 +#define PCIE_CORRECTABLE_ERR (PCIE_RX_ERR | PCIE_BAD_TLP | PCIE_BAD_DLLP | PCIE_REPLAY_NUM_ROLLOVER |\
3467 + PCIE_REPLAY_TIMER_TIMEOUT_ERR | PCIE_ADVISORY_NONFTAL_ERR)
3468 +
3469 +/* Correctable Error Mask Register */
3470 +#define PCIE_CEMR(X) (volatile u32*)(PCIE_RC_CFG_BASE + 0x114)
3471 +
3472 +/* Advanced Error Capabilities and Control Register */
3473 +#define PCIE_AECCR(X) (volatile u32*)(PCIE_RC_CFG_BASE + 0x118)
3474 +#define PCIE_AECCR_FIRST_ERR_PTR 0x0000001F /* First Error Pointer */
3475 +#define PCIE_AECCR_FIRST_ERR_PTR_S 0
3476 +#define PCIE_AECCR_ECRC_GEN_CAP 0x00000020 /* ECRC Generation Capable */
3477 +#define PCIE_AECCR_ECRC_GEN_EN 0x00000040 /* ECRC Generation Enable */
3478 +#define PCIE_AECCR_ECRC_CHECK_CAP 0x00000080 /* ECRC Check Capable */
3479 +#define PCIE_AECCR_ECRC_CHECK_EN 0x00000100 /* ECRC Check Enable */
3480 +
3481 +/* Header Log Register 1 */
3482 +#define PCIE_HLR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x11C)
3483 +
3484 +/* Header Log Register 2 */
3485 +#define PCIE_HLR2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x120)
3486 +
3487 +/* Header Log Register 3 */
3488 +#define PCIE_HLR3(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x124)
3489 +
3490 +/* Header Log Register 4 */
3491 +#define PCIE_HLR4(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x128)
3492 +
3493 +/* Root Error Command Register */
3494 +#define PCIE_RECR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x12C)
3495 +#define PCIE_RECR_CORRECTABLE_ERR_REPORT_EN 0x00000001 /* COR-ERR */
3496 +#define PCIE_RECR_NONFATAL_ERR_REPORT_EN 0x00000002 /* Non-Fatal ERR */
3497 +#define PCIE_RECR_FATAL_ERR_REPORT_EN 0x00000004 /* Fatal ERR */
3498 +#define PCIE_RECR_ERR_REPORT_EN (PCIE_RECR_CORRECTABLE_ERR_REPORT_EN | \
3499 + PCIE_RECR_NONFATAL_ERR_REPORT_EN | PCIE_RECR_FATAL_ERR_REPORT_EN)
3500 +
3501 +/* Root Error Status Register */
3502 +#define PCIE_RESR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x130)
3503 +#define PCIE_RESR_CORRECTABLE_ERR 0x00000001 /* COR-ERR Receveid */
3504 +#define PCIE_RESR_MULTI_CORRECTABLE_ERR 0x00000002 /* Multiple COR-ERR Received */
3505 +#define PCIE_RESR_FATAL_NOFATAL_ERR 0x00000004 /* ERR Fatal/Non-Fatal Received */
3506 +#define PCIE_RESR_MULTI_FATAL_NOFATAL_ERR 0x00000008 /* Multiple ERR Fatal/Non-Fatal Received */
3507 +#define PCIE_RESR_FIRST_UNCORRECTABLE_FATAL_ERR 0x00000010 /* First UN-COR Fatal */
3508 +#define PCIR_RESR_NON_FATAL_ERR 0x00000020 /* Non-Fatal Error Message Received */
3509 +#define PCIE_RESR_FATAL_ERR 0x00000040 /* Fatal Message Received */
3510 +#define PCIE_RESR_AER_INT_MSG_NUM 0xF8000000 /* Advanced Error Interrupt Message Number */
3511 +#define PCIE_RESR_AER_INT_MSG_NUM_S 27
3512 +
3513 +/* Error Source Indentification Register */
3514 +#define PCIE_ESIR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x134)
3515 +#define PCIE_ESIR_CORRECTABLE_ERR_SRC_ID 0x0000FFFF
3516 +#define PCIE_ESIR_CORRECTABLE_ERR_SRC_ID_S 0
3517 +#define PCIE_ESIR_FATAL_NON_FATAL_SRC_ID 0xFFFF0000
3518 +#define PCIE_ESIR_FATAL_NON_FATAL_SRC_ID_S 16
3519 +
3520 +/* VC Enhanced Capability Header */
3521 +#define PCIE_VC_ECH(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x140)
3522 +
3523 +/* Port VC Capability Register */
3524 +#define PCIE_PVC1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x144)
3525 +#define PCIE_PVC1_EXT_VC_CNT 0x00000007 /* Extended VC Count */
3526 +#define PCIE_PVC1_EXT_VC_CNT_S 0
3527 +#define PCIE_PVC1_LOW_PRI_EXT_VC_CNT 0x00000070 /* Low Priority Extended VC Count */
3528 +#define PCIE_PVC1_LOW_PRI_EXT_VC_CNT_S 4
3529 +#define PCIE_PVC1_REF_CLK 0x00000300 /* Reference Clock */
3530 +#define PCIE_PVC1_REF_CLK_S 8
3531 +#define PCIE_PVC1_PORT_ARB_TAB_ENTRY_SIZE 0x00000C00 /* Port Arbitration Table Entry Size */
3532 +#define PCIE_PVC1_PORT_ARB_TAB_ENTRY_SIZE_S 10
3533 +
3534 +/* Extended Virtual Channel Count Defintion */
3535 +#define PCIE_EXT_VC_CNT_MIN 0
3536 +#define PCIE_EXT_VC_CNT_MAX 7
3537 +
3538 +/* Port Arbitration Table Entry Size Definition */
3539 +enum {
3540 + PCIE_PORT_ARB_TAB_ENTRY_SIZE_S1BIT = 0,
3541 + PCIE_PORT_ARB_TAB_ENTRY_SIZE_S2BIT,
3542 + PCIE_PORT_ARB_TAB_ENTRY_SIZE_S4BIT,
3543 + PCIE_PORT_ARB_TAB_ENTRY_SIZE_S8BIT,
3544 +};
3545 +
3546 +/* Port VC Capability Register 2 */
3547 +#define PCIE_PVC2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x148)
3548 +#define PCIE_PVC2_VC_ARB_16P_FIXED_WRR 0x00000001 /* HW Fixed arbitration, 16 phase WRR */
3549 +#define PCIE_PVC2_VC_ARB_32P_WRR 0x00000002 /* 32 phase WRR */
3550 +#define PCIE_PVC2_VC_ARB_64P_WRR 0x00000004 /* 64 phase WRR */
3551 +#define PCIE_PVC2_VC_ARB_128P_WRR 0x00000008 /* 128 phase WRR */
3552 +#define PCIE_PVC2_VC_ARB_WRR 0x0000000F
3553 +#define PCIE_PVC2_VC_ARB_TAB_OFFSET 0xFF000000 /* VC arbitration table offset, not support */
3554 +#define PCIE_PVC2_VC_ARB_TAB_OFFSET_S 24
3555 +
3556 +/* Port VC Control and Status Register */
3557 +#define PCIE_PVCCRSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x14C)
3558 +#define PCIE_PVCCRSR_LOAD_VC_ARB_TAB 0x00000001 /* Load VC Arbitration Table */
3559 +#define PCIE_PVCCRSR_VC_ARB_SEL 0x0000000E /* VC Arbitration Select */
3560 +#define PCIE_PVCCRSR_VC_ARB_SEL_S 1
3561 +#define PCIE_PVCCRSR_VC_ARB_TAB_STATUS 0x00010000 /* Arbitration Status */
3562 +
3563 +/* VC0 Resource Capability Register */
3564 +#define PCIE_VC0_RC(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x150)
3565 +#define PCIE_VC0_RC_PORT_ARB_HW_FIXED 0x00000001 /* HW Fixed arbitration */
3566 +#define PCIE_VC0_RC_PORT_ARB_32P_WRR 0x00000002 /* 32 phase WRR */
3567 +#define PCIE_VC0_RC_PORT_ARB_64P_WRR 0x00000004 /* 64 phase WRR */
3568 +#define PCIE_VC0_RC_PORT_ARB_128P_WRR 0x00000008 /* 128 phase WRR */
3569 +#define PCIE_VC0_RC_PORT_ARB_TM_128P_WRR 0x00000010 /* Time-based 128 phase WRR */
3570 +#define PCIE_VC0_RC_PORT_ARB_TM_256P_WRR 0x00000020 /* Time-based 256 phase WRR */
3571 +#define PCIE_VC0_RC_PORT_ARB (PCIE_VC0_RC_PORT_ARB_HW_FIXED | PCIE_VC0_RC_PORT_ARB_32P_WRR |\
3572 + PCIE_VC0_RC_PORT_ARB_64P_WRR | PCIE_VC0_RC_PORT_ARB_128P_WRR | \
3573 + PCIE_VC0_RC_PORT_ARB_TM_128P_WRR | PCIE_VC0_RC_PORT_ARB_TM_256P_WRR)
3574 +
3575 +#define PCIE_VC0_RC_REJECT_SNOOP 0x00008000 /* Reject Snoop Transactioin */
3576 +#define PCIE_VC0_RC_MAX_TIMESLOTS 0x007F0000 /* Maximum time Slots */
3577 +#define PCIE_VC0_RC_MAX_TIMESLOTS_S 16
3578 +#define PCIE_VC0_RC_PORT_ARB_TAB_OFFSET 0xFF000000 /* Port Arbitration Table Offset */
3579 +#define PCIE_VC0_RC_PORT_ARB_TAB_OFFSET_S 24
3580 +
3581 +/* VC0 Resource Control Register */
3582 +#define PCIE_VC0_RC0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x154)
3583 +#define PCIE_VC0_RC0_TVM0 0x00000001 /* TC0 and VC0 */
3584 +#define PCIE_VC0_RC0_TVM1 0x00000002 /* TC1 and VC1 */
3585 +#define PCIE_VC0_RC0_TVM2 0x00000004 /* TC2 and VC2 */
3586 +#define PCIE_VC0_RC0_TVM3 0x00000008 /* TC3 and VC3 */
3587 +#define PCIE_VC0_RC0_TVM4 0x00000010 /* TC4 and VC4 */
3588 +#define PCIE_VC0_RC0_TVM5 0x00000020 /* TC5 and VC5 */
3589 +#define PCIE_VC0_RC0_TVM6 0x00000040 /* TC6 and VC6 */
3590 +#define PCIE_VC0_RC0_TVM7 0x00000080 /* TC7 and VC7 */
3591 +#define PCIE_VC0_RC0_TC_VC 0x000000FF /* TC/VC mask */
3592 +
3593 +#define PCIE_VC0_RC0_LOAD_PORT_ARB_TAB 0x00010000 /* Load Port Arbitration Table */
3594 +#define PCIE_VC0_RC0_PORT_ARB_SEL 0x000E0000 /* Port Arbitration Select */
3595 +#define PCIE_VC0_RC0_PORT_ARB_SEL_S 17
3596 +#define PCIE_VC0_RC0_VC_ID 0x07000000 /* VC ID */
3597 +#define PCIE_VC0_RC0_VC_ID_S 24
3598 +#define PCIE_VC0_RC0_VC_EN 0x80000000 /* VC Enable */
3599 +
3600 +/* VC0 Resource Status Register */
3601 +#define PCIE_VC0_RSR0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x158)
3602 +#define PCIE_VC0_RSR0_PORT_ARB_TAB_STATUS 0x00010000 /* Port Arbitration Table Status,not used */
3603 +#define PCIE_VC0_RSR0_VC_NEG_PENDING 0x00020000 /* VC Negotiation Pending */
3604 +
3605 +/* Ack Latency Timer and Replay Timer Register */
3606 +#define PCIE_ALTRT(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x700)
3607 +#define PCIE_ALTRT_ROUND_TRIP_LATENCY_LIMIT 0x0000FFFF /* Round Trip Latency Time Limit */
3608 +#define PCIE_ALTRT_ROUND_TRIP_LATENCY_LIMIT_S 0
3609 +#define PCIE_ALTRT_REPLAY_TIME_LIMIT 0xFFFF0000 /* Replay Time Limit */
3610 +#define PCIE_ALTRT_REPLAY_TIME_LIMIT_S 16
3611 +
3612 +/* Other Message Register */
3613 +#define PCIE_OMR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x704)
3614 +
3615 +/* Port Force Link Register */
3616 +#define PCIE_PFLR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x708)
3617 +#define PCIE_PFLR_LINK_NUM 0x000000FF /* Link Number */
3618 +#define PCIE_PFLR_LINK_NUM_S 0
3619 +#define PCIE_PFLR_FORCE_LINK 0x00008000 /* Force link */
3620 +#define PCIE_PFLR_LINK_STATE 0x003F0000 /* Link State */
3621 +#define PCIE_PFLR_LINK_STATE_S 16
3622 +#define PCIE_PFLR_LOW_POWER_ENTRY_CNT 0xFF000000 /* Low Power Entrance Count, only for EP */
3623 +#define PCIE_PFLR_LOW_POWER_ENTRY_CNT_S 24
3624 +
3625 +/* Ack Frequency Register */
3626 +#define PCIE_AFR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x70C)
3627 +#define PCIE_AFR_AF 0x000000FF /* Ack Frequency */
3628 +#define PCIE_AFR_AF_S 0
3629 +#define PCIE_AFR_FTS_NUM 0x0000FF00 /* The number of Fast Training Sequence from L0S to L0 */
3630 +#define PCIE_AFR_FTS_NUM_S 8
3631 +#define PCIE_AFR_COM_FTS_NUM 0x00FF0000 /* N_FTS; when common clock is used*/
3632 +#define PCIE_AFR_COM_FTS_NUM_S 16
3633 +#define PCIE_AFR_L0S_ENTRY_LATENCY 0x07000000 /* L0s Entrance Latency */
3634 +#define PCIE_AFR_L0S_ENTRY_LATENCY_S 24
3635 +#define PCIE_AFR_L1_ENTRY_LATENCY 0x38000000 /* L1 Entrance Latency */
3636 +#define PCIE_AFR_L1_ENTRY_LATENCY_S 27
3637 +#define PCIE_AFR_FTS_NUM_DEFAULT 32
3638 +#define PCIE_AFR_L0S_ENTRY_LATENCY_DEFAULT 7
3639 +#define PCIE_AFR_L1_ENTRY_LATENCY_DEFAULT 5
3640 +
3641 +/* Port Link Control Register */
3642 +#define PCIE_PLCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x710)
3643 +#define PCIE_PLCR_OTHER_MSG_REQ 0x00000001 /* Other Message Request */
3644 +#define PCIE_PLCR_SCRAMBLE_DISABLE 0x00000002 /* Scramble Disable */
3645 +#define PCIE_PLCR_LOOPBACK_EN 0x00000004 /* Loopback Enable */
3646 +#define PCIE_PLCR_LTSSM_HOT_RST 0x00000008 /* Force LTSSM to the hot reset */
3647 +#define PCIE_PLCR_DLL_LINK_EN 0x00000020 /* Enable Link initialization */
3648 +#define PCIE_PLCR_FAST_LINK_SIM_EN 0x00000080 /* Sets all internal timers to fast mode for simulation purposes */
3649 +#define PCIE_PLCR_LINK_MODE 0x003F0000 /* Link Mode Enable Mask */
3650 +#define PCIE_PLCR_LINK_MODE_S 16
3651 +#define PCIE_PLCR_CORRUPTED_CRC_EN 0x02000000 /* Enabled Corrupt CRC */
3652 +
3653 +/* Lane Skew Register */
3654 +#define PCIE_LSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x714)
3655 +#define PCIE_LSR_LANE_SKEW_NUM 0x00FFFFFF /* Insert Lane Skew for Transmit, not applicable */
3656 +#define PCIE_LSR_LANE_SKEW_NUM_S 0
3657 +#define PCIE_LSR_FC_DISABLE 0x01000000 /* Disable of Flow Control */
3658 +#define PCIE_LSR_ACKNAK_DISABLE 0x02000000 /* Disable of Ack/Nak */
3659 +#define PCIE_LSR_LANE_DESKEW_DISABLE 0x80000000 /* Disable of Lane-to-Lane Skew */
3660 +
3661 +/* Symbol Number Register */
3662 +#define PCIE_SNR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x718)
3663 +#define PCIE_SNR_TS 0x0000000F /* Number of TS Symbol */
3664 +#define PCIE_SNR_TS_S 0
3665 +#define PCIE_SNR_SKP 0x00000700 /* Number of SKP Symbol */
3666 +#define PCIE_SNR_SKP_S 8
3667 +#define PCIE_SNR_REPLAY_TIMER 0x0007C000 /* Timer Modifier for Replay Timer */
3668 +#define PCIE_SNR_REPLAY_TIMER_S 14
3669 +#define PCIE_SNR_ACKNAK_LATENCY_TIMER 0x00F80000 /* Timer Modifier for Ack/Nak Latency Timer */
3670 +#define PCIE_SNR_ACKNAK_LATENCY_TIMER_S 19
3671 +#define PCIE_SNR_FC_TIMER 0x1F000000 /* Timer Modifier for Flow Control Watchdog Timer */
3672 +#define PCIE_SNR_FC_TIMER_S 28
3673 +
3674 +/* Symbol Timer Register and Filter Mask Register 1 */
3675 +#define PCIE_STRFMR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x71C)
3676 +#define PCIE_STRFMR_SKP_INTERVAL 0x000007FF /* SKP lnterval Value */
3677 +#define PCIE_STRFMR_SKP_INTERVAL_S 0
3678 +#define PCIE_STRFMR_FC_WDT_DISABLE 0x00008000 /* Disable of FC Watchdog Timer */
3679 +#define PCIE_STRFMR_TLP_FUNC_MISMATCH_OK 0x00010000 /* Mask Function Mismatch Filtering for Incoming Requests */
3680 +#define PCIE_STRFMR_POISONED_TLP_OK 0x00020000 /* Mask Poisoned TLP Filtering */
3681 +#define PCIE_STRFMR_BAR_MATCH_OK 0x00040000 /* Mask BAR Match Filtering */
3682 +#define PCIE_STRFMR_TYPE1_CFG_REQ_OK 0x00080000 /* Mask Type 1 Configuration Request Filtering */
3683 +#define PCIE_STRFMR_LOCKED_REQ_OK 0x00100000 /* Mask Locked Request Filtering */
3684 +#define PCIE_STRFMR_CPL_TAG_ERR_RULES_OK 0x00200000 /* Mask Tag Error Rules for Received Completions */
3685 +#define PCIE_STRFMR_CPL_REQUESTOR_ID_MISMATCH_OK 0x00400000 /* Mask Requester ID Mismatch Error for Received Completions */
3686 +#define PCIE_STRFMR_CPL_FUNC_MISMATCH_OK 0x00800000 /* Mask Function Mismatch Error for Received Completions */
3687 +#define PCIE_STRFMR_CPL_TC_MISMATCH_OK 0x01000000 /* Mask Traffic Class Mismatch Error for Received Completions */
3688 +#define PCIE_STRFMR_CPL_ATTR_MISMATCH_OK 0x02000000 /* Mask Attribute Mismatch Error for Received Completions */
3689 +#define PCIE_STRFMR_CPL_LENGTH_MISMATCH_OK 0x04000000 /* Mask Length Mismatch Error for Received Completions */
3690 +#define PCIE_STRFMR_TLP_ECRC_ERR_OK 0x08000000 /* Mask ECRC Error Filtering */
3691 +#define PCIE_STRFMR_CPL_TLP_ECRC_OK 0x10000000 /* Mask ECRC Error Filtering for Completions */
3692 +#define PCIE_STRFMR_RX_TLP_MSG_NO_DROP 0x20000000 /* Send Message TLPs */
3693 +#define PCIE_STRFMR_RX_IO_TRANS_ENABLE 0x40000000 /* Mask Filtering of received I/O Requests */
3694 +#define PCIE_STRFMR_RX_CFG_TRANS_ENABLE 0x80000000 /* Mask Filtering of Received Configuration Requests */
3695 +
3696 +#define PCIE_DEF_SKP_INTERVAL 700 /* 1180 ~1538 , 125MHz * 2, 250MHz * 1 */
3697 +
3698 +/* Filter Masker Register 2 */
3699 +#define PCIE_FMR2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x720)
3700 +#define PCIE_FMR2_VENDOR_MSG0_PASSED_TO_TRGT1 0x00000001 /* Mask RADM Filtering and Error Handling Rules */
3701 +#define PCIE_FMR2_VENDOR_MSG1_PASSED_TO_TRGT1 0x00000002 /* Mask RADM Filtering and Error Handling Rules */
3702 +
3703 +/* Debug Register 0 */
3704 +#define PCIE_DBR0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x728)
3705 +
3706 +/* Debug Register 1 */
3707 +#define PCIE_DBR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x72C)
3708 +
3709 +/* Transmit Posted FC Credit Status Register */
3710 +#define PCIE_TPFCS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x730)
3711 +#define PCIE_TPFCS_TX_P_DATA_FC_CREDITS 0x00000FFF /* Transmit Posted Data FC Credits */
3712 +#define PCIE_TPFCS_TX_P_DATA_FC_CREDITS_S 0
3713 +#define PCIE_TPFCS_TX_P_HDR_FC_CREDITS 0x000FF000 /* Transmit Posted Header FC Credits */
3714 +#define PCIE_TPFCS_TX_P_HDR_FC_CREDITS_S 12
3715 +
3716 +/* Transmit Non-Posted FC Credit Status */
3717 +#define PCIE_TNPFCS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x734)
3718 +#define PCIE_TNPFCS_TX_NP_DATA_FC_CREDITS 0x00000FFF /* Transmit Non-Posted Data FC Credits */
3719 +#define PCIE_TNPFCS_TX_NP_DATA_FC_CREDITS_S 0
3720 +#define PCIE_TNPFCS_TX_NP_HDR_FC_CREDITS 0x000FF000 /* Transmit Non-Posted Header FC Credits */
3721 +#define PCIE_TNPFCS_TX_NP_HDR_FC_CREDITS_S 12
3722 +
3723 +/* Transmit Complete FC Credit Status Register */
3724 +#define PCIE_TCFCS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x738)
3725 +#define PCIE_TCFCS_TX_CPL_DATA_FC_CREDITS 0x00000FFF /* Transmit Completion Data FC Credits */
3726 +#define PCIE_TCFCS_TX_CPL_DATA_FC_CREDITS_S 0
3727 +#define PCIE_TCFCS_TX_CPL_HDR_FC_CREDITS 0x000FF000 /* Transmit Completion Header FC Credits */
3728 +#define PCIE_TCFCS_TX_CPL_HDR_FC_CREDITS_S 12
3729 +
3730 +/* Queue Status Register */
3731 +#define PCIE_QSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x73C)
3732 +#define PCIE_QSR_WAIT_UPDATE_FC_DLL 0x00000001 /* Received TLP FC Credits Not Returned */
3733 +#define PCIE_QSR_TX_RETRY_BUF_NOT_EMPTY 0x00000002 /* Transmit Retry Buffer Not Empty */
3734 +#define PCIE_QSR_RX_QUEUE_NOT_EMPTY 0x00000004 /* Received Queue Not Empty */
3735 +
3736 +/* VC Transmit Arbitration Register 1 */
3737 +#define PCIE_VCTAR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x740)
3738 +#define PCIE_VCTAR1_WRR_WEIGHT_VC0 0x000000FF /* WRR Weight for VC0 */
3739 +#define PCIE_VCTAR1_WRR_WEIGHT_VC1 0x0000FF00 /* WRR Weight for VC1 */
3740 +#define PCIE_VCTAR1_WRR_WEIGHT_VC2 0x00FF0000 /* WRR Weight for VC2 */
3741 +#define PCIE_VCTAR1_WRR_WEIGHT_VC3 0xFF000000 /* WRR Weight for VC3 */
3742 +
3743 +/* VC Transmit Arbitration Register 2 */
3744 +#define PCIE_VCTAR2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x744)
3745 +#define PCIE_VCTAR2_WRR_WEIGHT_VC4 0x000000FF /* WRR Weight for VC4 */
3746 +#define PCIE_VCTAR2_WRR_WEIGHT_VC5 0x0000FF00 /* WRR Weight for VC5 */
3747 +#define PCIE_VCTAR2_WRR_WEIGHT_VC6 0x00FF0000 /* WRR Weight for VC6 */
3748 +#define PCIE_VCTAR2_WRR_WEIGHT_VC7 0xFF000000 /* WRR Weight for VC7 */
3749 +
3750 +/* VC0 Posted Receive Queue Control Register */
3751 +#define PCIE_VC0_PRQCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x748)
3752 +#define PCIE_VC0_PRQCR_P_DATA_CREDITS 0x00000FFF /* VC0 Posted Data Credits */
3753 +#define PCIE_VC0_PRQCR_P_DATA_CREDITS_S 0
3754 +#define PCIE_VC0_PRQCR_P_HDR_CREDITS 0x000FF000 /* VC0 Posted Header Credits */
3755 +#define PCIE_VC0_PRQCR_P_HDR_CREDITS_S 12
3756 +#define PCIE_VC0_PRQCR_P_TLP_QUEUE_MODE 0x00E00000 /* VC0 Posted TLP Queue Mode */
3757 +#define PCIE_VC0_PRQCR_P_TLP_QUEUE_MODE_S 20
3758 +#define PCIE_VC0_PRQCR_TLP_RELAX_ORDER 0x40000000 /* TLP Type Ordering for VC0 */
3759 +#define PCIE_VC0_PRQCR_VC_STRICT_ORDER 0x80000000 /* VC0 Ordering for Receive Queues */
3760 +
3761 +/* VC0 Non-Posted Receive Queue Control */
3762 +#define PCIE_VC0_NPRQCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x74C)
3763 +#define PCIE_VC0_NPRQCR_NP_DATA_CREDITS 0x00000FFF /* VC0 Non-Posted Data Credits */
3764 +#define PCIE_VC0_NPRQCR_NP_DATA_CREDITS_S 0
3765 +#define PCIE_VC0_NPRQCR_NP_HDR_CREDITS 0x000FF000 /* VC0 Non-Posted Header Credits */
3766 +#define PCIE_VC0_NPRQCR_NP_HDR_CREDITS_S 12
3767 +#define PCIE_VC0_NPRQCR_NP_TLP_QUEUE_MODE 0x00E00000 /* VC0 Non-Posted TLP Queue Mode */
3768 +#define PCIE_VC0_NPRQCR_NP_TLP_QUEUE_MODE_S 20
3769 +
3770 +/* VC0 Completion Receive Queue Control */
3771 +#define PCIE_VC0_CRQCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x750)
3772 +#define PCIE_VC0_CRQCR_CPL_DATA_CREDITS 0x00000FFF /* VC0 Completion TLP Queue Mode */
3773 +#define PCIE_VC0_CRQCR_CPL_DATA_CREDITS_S 0
3774 +#define PCIE_VC0_CRQCR_CPL_HDR_CREDITS 0x000FF000 /* VC0 Completion Header Credits */
3775 +#define PCIE_VC0_CRQCR_CPL_HDR_CREDITS_S 12
3776 +#define PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE 0x00E00000 /* VC0 Completion Data Credits */
3777 +#define PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE_S 21
3778 +
3779 +/* Applicable to the above three registers */
3780 +enum {
3781 + PCIE_VC0_TLP_QUEUE_MODE_STORE_FORWARD = 1,
3782 + PCIE_VC0_TLP_QUEUE_MODE_CUT_THROUGH = 2,
3783 + PCIE_VC0_TLP_QUEUE_MODE_BYPASS = 4,
3784 +};
3785 +
3786 +/* VC0 Posted Buffer Depth Register */
3787 +#define PCIE_VC0_PBD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7A8)
3788 +#define PCIE_VC0_PBD_P_DATA_QUEUE_ENTRIES 0x00003FFF /* VC0 Posted Data Queue Depth */
3789 +#define PCIE_VC0_PBD_P_DATA_QUEUE_ENTRIES_S 0
3790 +#define PCIE_VC0_PBD_P_HDR_QUEUE_ENTRIES 0x03FF0000 /* VC0 Posted Header Queue Depth */
3791 +#define PCIE_VC0_PBD_P_HDR_QUEUE_ENTRIES_S 16
3792 +
3793 +/* VC0 Non-Posted Buffer Depth Register */
3794 +#define PCIE_VC0_NPBD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7AC)
3795 +#define PCIE_VC0_NPBD_NP_DATA_QUEUE_ENTRIES 0x00003FFF /* VC0 Non-Posted Data Queue Depth */
3796 +#define PCIE_VC0_NPBD_NP_DATA_QUEUE_ENTRIES_S 0
3797 +#define PCIE_VC0_NPBD_NP_HDR_QUEUE_ENTRIES 0x03FF0000 /* VC0 Non-Posted Header Queue Depth */
3798 +#define PCIE_VC0_NPBD_NP_HDR_QUEUE_ENTRIES_S 16
3799 +
3800 +/* VC0 Completion Buffer Depth Register */
3801 +#define PCIE_VC0_CBD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7B0)
3802 +#define PCIE_VC0_CBD_CPL_DATA_QUEUE_ENTRIES 0x00003FFF /* C0 Completion Data Queue Depth */
3803 +#define PCIE_VC0_CBD_CPL_DATA_QUEUE_ENTRIES_S 0
3804 +#define PCIE_VC0_CBD_CPL_HDR_QUEUE_ENTRIES 0x03FF0000 /* VC0 Completion Header Queue Depth */
3805 +#define PCIE_VC0_CBD_CPL_HDR_QUEUE_ENTRIES_S 16
3806 +
3807 +/* PHY Status Register, all zeros in VR9 */
3808 +#define PCIE_PHYSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x810)
3809 +
3810 +/* PHY Control Register, all zeros in VR9 */
3811 +#define PCIE_PHYCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x814)
3812 +
3813 +/*
3814 + * PCIe PDI PHY register definition, suppose all the following
3815 + * stuff is confidential.
3816 + * XXX, detailed bit definition
3817 + */
3818 +#define PCIE_PHY_PLL_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x22 << 1))
3819 +#define PCIE_PHY_PLL_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x23 << 1))
3820 +#define PCIE_PHY_PLL_CTRL3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x24 << 1))
3821 +#define PCIE_PHY_PLL_CTRL4(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x25 << 1))
3822 +#define PCIE_PHY_PLL_CTRL5(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x26 << 1))
3823 +#define PCIE_PHY_PLL_CTRL6(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x27 << 1))
3824 +#define PCIE_PHY_PLL_CTRL7(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x28 << 1))
3825 +#define PCIE_PHY_PLL_A_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x29 << 1))
3826 +#define PCIE_PHY_PLL_A_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x2A << 1))
3827 +#define PCIE_PHY_PLL_A_CTRL3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x2B << 1))
3828 +#define PCIE_PHY_PLL_STATUS(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x2C << 1))
3829 +
3830 +#define PCIE_PHY_TX1_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x30 << 1))
3831 +#define PCIE_PHY_TX1_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x31 << 1))
3832 +#define PCIE_PHY_TX1_CTRL3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x32 << 1))
3833 +#define PCIE_PHY_TX1_A_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x33 << 1))
3834 +#define PCIE_PHY_TX1_A_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x34 << 1))
3835 +#define PCIE_PHY_TX1_MOD1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x35 << 1))
3836 +#define PCIE_PHY_TX1_MOD2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x36 << 1))
3837 +#define PCIE_PHY_TX1_MOD3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x37 << 1))
3838 +
3839 +#define PCIE_PHY_TX2_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x38 << 1))
3840 +#define PCIE_PHY_TX2_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x39 << 1))
3841 +#define PCIE_PHY_TX2_A_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3B << 1))
3842 +#define PCIE_PHY_TX2_A_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3C << 1))
3843 +#define PCIE_PHY_TX2_MOD1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3D << 1))
3844 +#define PCIE_PHY_TX2_MOD2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3E << 1))
3845 +#define PCIE_PHY_TX2_MOD3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3F << 1))
3846 +
3847 +#define PCIE_PHY_RX1_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x50 << 1))
3848 +#define PCIE_PHY_RX1_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x51 << 1))
3849 +#define PCIE_PHY_RX1_CDR(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x52 << 1))
3850 +#define PCIE_PHY_RX1_EI(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x53 << 1))
3851 +#define PCIE_PHY_RX1_A_CTRL(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x55 << 1))
3852 +
3853 +/* Interrupt related stuff */
3854 +#define PCIE_LEGACY_DISABLE 0
3855 +#define PCIE_LEGACY_INTA 1
3856 +#define PCIE_LEGACY_INTB 2
3857 +#define PCIE_LEGACY_INTC 3
3858 +#define PCIE_LEGACY_INTD 4
3859 +#define PCIE_LEGACY_INT_MAX PCIE_LEGACY_INTD
3860 +
3861 +#endif /* IFXMIPS_PCIE_REG_H */
3862 +
3863 --- /dev/null
3864 +++ b/arch/mips/pci/ifxmips_pcie_vr9.h
3865 @@ -0,0 +1,269 @@
3866 +/****************************************************************************
3867 + Copyright (c) 2010
3868 + Lantiq Deutschland GmbH
3869 + Am Campeon 3; 85579 Neubiberg, Germany
3870 +
3871 + For licensing information, see the file 'LICENSE' in the root folder of
3872 + this software module.
3873 +
3874 + *****************************************************************************/
3875 +/*!
3876 + \file ifxmips_pcie_vr9.h
3877 + \ingroup IFX_PCIE
3878 + \brief PCIe RC driver vr9 specific file
3879 +*/
3880 +
3881 +#ifndef IFXMIPS_PCIE_VR9_H
3882 +#define IFXMIPS_PCIE_VR9_H
3883 +
3884 +#include <linux/types.h>
3885 +#include <linux/delay.h>
3886 +
3887 +#include <linux/gpio.h>
3888 +#include <lantiq_soc.h>
3889 +
3890 +#define IFX_PCIE_GPIO_RESET 494
3891 +
3892 +#define IFX_REG_R32 ltq_r32
3893 +#define IFX_REG_W32 ltq_w32
3894 +#define CONFIG_IFX_PCIE_HW_SWAP
3895 +#define IFX_RCU_AHB_ENDIAN ((volatile u32*)(IFX_RCU + 0x004C))
3896 +#define IFX_RCU_RST_REQ ((volatile u32*)(IFX_RCU + 0x0010))
3897 +#define IFX_RCU_AHB_BE_PCIE_PDI 0x00000080 /* Configure PCIE PDI module in big endian*/
3898 +
3899 +#define IFX_RCU (KSEG1 | 0x1F203000)
3900 +#define IFX_RCU_AHB_BE_PCIE_M 0x00000001 /* Configure AHB master port that connects to PCIe RC in big endian */
3901 +#define IFX_RCU_AHB_BE_PCIE_S 0x00000010 /* Configure AHB slave port that connects to PCIe RC in little endian */
3902 +#define IFX_RCU_AHB_BE_XBAR_M 0x00000002 /* Configure AHB master port that connects to XBAR in big endian */
3903 +#define CONFIG_IFX_PCIE_PHY_36MHZ_MODE
3904 +
3905 +#define IFX_PMU1_MODULE_PCIE_PHY (0)
3906 +#define IFX_PMU1_MODULE_PCIE_CTRL (1)
3907 +#define IFX_PMU1_MODULE_PDI (4)
3908 +#define IFX_PMU1_MODULE_MSI (5)
3909 +
3910 +#define IFX_PMU_MODULE_PCIE_L0_CLK (31)
3911 +
3912 +
3913 +#define IFX_GPIO (KSEG1 | 0x1E100B00)
3914 +#define ALT0 ((volatile u32*)(IFX_GPIO + 0x007c))
3915 +#define ALT1 ((volatile u32*)(IFX_GPIO + 0x0080))
3916 +#define OD ((volatile u32*)(IFX_GPIO + 0x0084))
3917 +#define DIR ((volatile u32*)(IFX_GPIO + 0x0078))
3918 +#define OUT ((volatile u32*)(IFX_GPIO + 0x0070))
3919 +
3920 +
3921 +static inline void pcie_ep_gpio_rst_init(int pcie_port)
3922 +{
3923 +
3924 + gpio_request(IFX_PCIE_GPIO_RESET, "pcie-reset");
3925 + gpio_direction_output(IFX_PCIE_GPIO_RESET, 1);
3926 + gpio_set_value(IFX_PCIE_GPIO_RESET, 1);
3927 +
3928 +/* ifx_gpio_pin_reserve(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
3929 + ifx_gpio_output_set(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
3930 + ifx_gpio_dir_out_set(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
3931 + ifx_gpio_altsel0_clear(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
3932 + ifx_gpio_altsel1_clear(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
3933 + ifx_gpio_open_drain_set(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);*/
3934 +}
3935 +
3936 +static inline void pcie_ahb_pmu_setup(void)
3937 +{
3938 + /* Enable AHB bus master/slave */
3939 + struct clk *clk;
3940 + clk = clk_get_sys("1d900000.pcie", "ahb");
3941 + clk_enable(clk);
3942 +
3943 + //AHBM_PMU_SETUP(IFX_PMU_ENABLE);
3944 + //AHBS_PMU_SETUP(IFX_PMU_ENABLE);
3945 +}
3946 +
3947 +static inline void pcie_rcu_endian_setup(int pcie_port)
3948 +{
3949 + u32 reg;
3950 +
3951 + reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN);
3952 +#ifdef CONFIG_IFX_PCIE_HW_SWAP
3953 + reg |= IFX_RCU_AHB_BE_PCIE_M;
3954 + reg |= IFX_RCU_AHB_BE_PCIE_S;
3955 + reg &= ~IFX_RCU_AHB_BE_XBAR_M;
3956 +#else
3957 + reg |= IFX_RCU_AHB_BE_PCIE_M;
3958 + reg &= ~IFX_RCU_AHB_BE_PCIE_S;
3959 + reg &= ~IFX_RCU_AHB_BE_XBAR_M;
3960 +#endif /* CONFIG_IFX_PCIE_HW_SWAP */
3961 + IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN);
3962 + IFX_PCIE_PRINT(PCIE_MSG_REG, "%s IFX_RCU_AHB_ENDIAN: 0x%08x\n", __func__, IFX_REG_R32(IFX_RCU_AHB_ENDIAN));
3963 +}
3964 +
3965 +static inline void pcie_phy_pmu_enable(int pcie_port)
3966 +{
3967 + struct clk *clk;
3968 + clk = clk_get_sys("1d900000.pcie", "phy");
3969 + clk_enable(clk);
3970 +
3971 + //PCIE_PHY_PMU_SETUP(IFX_PMU_ENABLE);
3972 +}
3973 +
3974 +static inline void pcie_phy_pmu_disable(int pcie_port)
3975 +{
3976 + struct clk *clk;
3977 + clk = clk_get_sys("1d900000.pcie", "phy");
3978 + clk_disable(clk);
3979 +
3980 +// PCIE_PHY_PMU_SETUP(IFX_PMU_DISABLE);
3981 +}
3982 +
3983 +static inline void pcie_pdi_big_endian(int pcie_port)
3984 +{
3985 + u32 reg;
3986 +
3987 + /* SRAM2PDI endianness control. */
3988 + reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN);
3989 + /* Config AHB->PCIe and PDI endianness */
3990 + reg |= IFX_RCU_AHB_BE_PCIE_PDI;
3991 + IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN);
3992 +}
3993 +
3994 +static inline void pcie_pdi_pmu_enable(int pcie_port)
3995 +{
3996 + /* Enable PDI to access PCIe PHY register */
3997 + struct clk *clk;
3998 + clk = clk_get_sys("1d900000.pcie", "pdi");
3999 + clk_enable(clk);
4000 + //PDI_PMU_SETUP(IFX_PMU_ENABLE);
4001 +}
4002 +
4003 +static inline void pcie_core_rst_assert(int pcie_port)
4004 +{
4005 + u32 reg;
4006 +
4007 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
4008 +
4009 + /* Reset PCIe PHY & Core, bit 22, bit 26 may be affected if write it directly */
4010 + reg |= 0x00400000;
4011 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
4012 +}
4013 +
4014 +static inline void pcie_core_rst_deassert(int pcie_port)
4015 +{
4016 + u32 reg;
4017 +
4018 + /* Make sure one micro-second delay */
4019 + udelay(1);
4020 +
4021 + /* Reset PCIe PHY & Core, bit 22 */
4022 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
4023 + reg &= ~0x00400000;
4024 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
4025 +}
4026 +
4027 +static inline void pcie_phy_rst_assert(int pcie_port)
4028 +{
4029 + u32 reg;
4030 +
4031 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
4032 + reg |= 0x00001000; /* Bit 12 */
4033 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
4034 +}
4035 +
4036 +static inline void pcie_phy_rst_deassert(int pcie_port)
4037 +{
4038 + u32 reg;
4039 +
4040 + /* Make sure one micro-second delay */
4041 + udelay(1);
4042 +
4043 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
4044 + reg &= ~0x00001000; /* Bit 12 */
4045 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
4046 +}
4047 +
4048 +static inline void pcie_device_rst_assert(int pcie_port)
4049 +{
4050 + gpio_set_value(IFX_PCIE_GPIO_RESET, 0);
4051 +// ifx_gpio_output_clear(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
4052 +}
4053 +
4054 +static inline void pcie_device_rst_deassert(int pcie_port)
4055 +{
4056 + mdelay(100);
4057 + gpio_direction_output(IFX_PCIE_GPIO_RESET, 1);
4058 +// gpio_set_value(IFX_PCIE_GPIO_RESET, 1);
4059 + //ifx_gpio_output_set(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
4060 +}
4061 +
4062 +static inline void pcie_core_pmu_setup(int pcie_port)
4063 +{
4064 + struct clk *clk;
4065 + clk = clk_get_sys("1d900000.pcie", "ctl");
4066 + clk_enable(clk);
4067 + clk = clk_get_sys("1d900000.pcie", "bus");
4068 + clk_enable(clk);
4069 +
4070 + /* PCIe Core controller enabled */
4071 +// PCIE_CTRL_PMU_SETUP(IFX_PMU_ENABLE);
4072 +
4073 + /* Enable PCIe L0 Clock */
4074 +// PCIE_L0_CLK_PMU_SETUP(IFX_PMU_ENABLE);
4075 +}
4076 +
4077 +static inline void pcie_msi_init(int pcie_port)
4078 +{
4079 + struct clk *clk;
4080 + pcie_msi_pic_init(pcie_port);
4081 + clk = clk_get_sys("ltq_pcie", "msi");
4082 + clk_enable(clk);
4083 +// MSI_PMU_SETUP(IFX_PMU_ENABLE);
4084 +}
4085 +
4086 +static inline u32
4087 +ifx_pcie_bus_nr_deduct(u32 bus_number, int pcie_port)
4088 +{
4089 + u32 tbus_number = bus_number;
4090 +
4091 +#ifdef CONFIG_PCI_LANTIQ
4092 + if (pcibios_host_nr() > 1) {
4093 + tbus_number -= pcibios_1st_host_bus_nr();
4094 + }
4095 +#endif /* CONFIG_PCI_LANTIQ */
4096 + return tbus_number;
4097 +}
4098 +
4099 +static inline u32
4100 +ifx_pcie_bus_enum_hack(struct pci_bus *bus, u32 devfn, int where, u32 value, int pcie_port, int read)
4101 +{
4102 + struct pci_dev *pdev;
4103 + u32 tvalue = value;
4104 +
4105 + /* Sanity check */
4106 + pdev = pci_get_slot(bus, devfn);
4107 + if (pdev == NULL) {
4108 + return tvalue;
4109 + }
4110 +
4111 + /* Only care about PCI bridge */
4112 + if (pdev->hdr_type != PCI_HEADER_TYPE_BRIDGE) {
4113 + return tvalue;
4114 + }
4115 +
4116 + if (read) { /* Read hack */
4117 + #ifdef CONFIG_PCI_LANTIQ
4118 + if (pcibios_host_nr() > 1) {
4119 + tvalue = ifx_pcie_bus_enum_read_hack(where, tvalue);
4120 + }
4121 + #endif /* CONFIG_PCI_LANTIQ */
4122 + }
4123 + else { /* Write hack */
4124 + #ifdef CONFIG_PCI_LANTIQ
4125 + if (pcibios_host_nr() > 1) {
4126 + tvalue = ifx_pcie_bus_enum_write_hack(where, tvalue);
4127 + }
4128 + #endif
4129 + }
4130 + return tvalue;
4131 +}
4132 +
4133 +#endif /* IFXMIPS_PCIE_VR9_H */
4134 +
4135 --- a/arch/mips/pci/pci-legacy.c
4136 +++ b/arch/mips/pci/pci-legacy.c
4137 @@ -308,3 +308,30 @@ char *__init pcibios_setup(char *str)
4138 return pcibios_plat_setup(str);
4139 return str;
4140 }
4141 +
4142 +int pcibios_host_nr(void)
4143 +{
4144 + int count = 0;
4145 + struct pci_controller *hose;
4146 + list_for_each_entry(hose, &controllers, list) {
4147 + count++;
4148 + }
4149 + return count;
4150 +}
4151 +EXPORT_SYMBOL(pcibios_host_nr);
4152 +
4153 +int pcibios_1st_host_bus_nr(void)
4154 +{
4155 + int bus_nr = 0;
4156 + struct pci_controller *hose;
4157 +
4158 + hose = list_first_entry_or_null(&controllers, struct pci_controller, list);
4159 +
4160 + if (hose != NULL) {
4161 + if (hose->bus != NULL) {
4162 + bus_nr = hose->bus->number + 1;
4163 + }
4164 + }
4165 + return bus_nr;
4166 +}
4167 +EXPORT_SYMBOL(pcibios_1st_host_bus_nr);
4168 --- /dev/null
4169 +++ b/arch/mips/pci/pcie-lantiq.h
4170 @@ -0,0 +1,1301 @@
4171 +/******************************************************************************
4172 +**
4173 +** FILE NAME : ifxmips_pcie_reg.h
4174 +** PROJECT : IFX UEIP for VRX200
4175 +** MODULES : PCIe module
4176 +**
4177 +** DATE : 02 Mar 2009
4178 +** AUTHOR : Lei Chuanhua
4179 +** DESCRIPTION : PCIe Root Complex Driver
4180 +** COPYRIGHT : Copyright (c) 2009
4181 +** Infineon Technologies AG
4182 +** Am Campeon 1-12, 85579 Neubiberg, Germany
4183 +**
4184 +** This program is free software; you can redistribute it and/or modify
4185 +** it under the terms of the GNU General Public License as published by
4186 +** the Free Software Foundation; either version 2 of the License, or
4187 +** (at your option) any later version.
4188 +** HISTORY
4189 +** $Version $Date $Author $Comment
4190 +** 0.0.1 17 Mar,2009 Lei Chuanhua Initial version
4191 +*******************************************************************************/
4192 +#ifndef IFXMIPS_PCIE_REG_H
4193 +#define IFXMIPS_PCIE_REG_H
4194 +#include <linux/version.h>
4195 +#include <linux/types.h>
4196 +#include <linux/pci.h>
4197 +#include <linux/interrupt.h>
4198 +/*!
4199 + \file ifxmips_pcie_reg.h
4200 + \ingroup IFX_PCIE
4201 + \brief header file for PCIe module register definition
4202 +*/
4203 +/* PCIe Address Mapping Base */
4204 +#define PCIE_CFG_PHY_BASE 0x1D000000UL
4205 +#define PCIE_CFG_BASE (KSEG1 + PCIE_CFG_PHY_BASE)
4206 +#define PCIE_CFG_SIZE (8 * 1024 * 1024)
4207 +
4208 +#define PCIE_MEM_PHY_BASE 0x1C000000UL
4209 +#define PCIE_MEM_BASE (KSEG1 + PCIE_MEM_PHY_BASE)
4210 +#define PCIE_MEM_SIZE (16 * 1024 * 1024)
4211 +#define PCIE_MEM_PHY_END (PCIE_MEM_PHY_BASE + PCIE_MEM_SIZE - 1)
4212 +
4213 +#define PCIE_IO_PHY_BASE 0x1D800000UL
4214 +#define PCIE_IO_BASE (KSEG1 + PCIE_IO_PHY_BASE)
4215 +#define PCIE_IO_SIZE (1 * 1024 * 1024)
4216 +#define PCIE_IO_PHY_END (PCIE_IO_PHY_BASE + PCIE_IO_SIZE - 1)
4217 +
4218 +#define PCIE_RC_CFG_BASE (KSEG1 + 0x1D900000)
4219 +#define PCIE_APP_LOGIC_REG (KSEG1 + 0x1E100900)
4220 +#define PCIE_MSI_PHY_BASE 0x1F600000UL
4221 +
4222 +#define PCIE_PDI_PHY_BASE 0x1F106800UL
4223 +#define PCIE_PDI_BASE (KSEG1 + PCIE_PDI_PHY_BASE)
4224 +#define PCIE_PDI_SIZE 0x400
4225 +
4226 +#define PCIE1_CFG_PHY_BASE 0x19000000UL
4227 +#define PCIE1_CFG_BASE (KSEG1 + PCIE1_CFG_PHY_BASE)
4228 +#define PCIE1_CFG_SIZE (8 * 1024 * 1024)
4229 +
4230 +#define PCIE1_MEM_PHY_BASE 0x18000000UL
4231 +#define PCIE1_MEM_BASE (KSEG1 + PCIE1_MEM_PHY_BASE)
4232 +#define PCIE1_MEM_SIZE (16 * 1024 * 1024)
4233 +#define PCIE1_MEM_PHY_END (PCIE1_MEM_PHY_BASE + PCIE1_MEM_SIZE - 1)
4234 +
4235 +#define PCIE1_IO_PHY_BASE 0x19800000UL
4236 +#define PCIE1_IO_BASE (KSEG1 + PCIE1_IO_PHY_BASE)
4237 +#define PCIE1_IO_SIZE (1 * 1024 * 1024)
4238 +#define PCIE1_IO_PHY_END (PCIE1_IO_PHY_BASE + PCIE1_IO_SIZE - 1)
4239 +
4240 +#define PCIE1_RC_CFG_BASE (KSEG1 + 0x19900000)
4241 +#define PCIE1_APP_LOGIC_REG (KSEG1 + 0x1E100700)
4242 +#define PCIE1_MSI_PHY_BASE 0x1F400000UL
4243 +
4244 +#define PCIE1_PDI_PHY_BASE 0x1F700400UL
4245 +#define PCIE1_PDI_BASE (KSEG1 + PCIE1_PDI_PHY_BASE)
4246 +#define PCIE1_PDI_SIZE 0x400
4247 +
4248 +#define PCIE_CFG_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_CFG_BASE) : (PCIE_CFG_BASE))
4249 +#define PCIE_MEM_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_MEM_BASE) : (PCIE_MEM_BASE))
4250 +#define PCIE_IO_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_IO_BASE) : (PCIE_IO_BASE))
4251 +#define PCIE_MEM_PHY_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_MEM_PHY_BASE) : (PCIE_MEM_PHY_BASE))
4252 +#define PCIE_MEM_PHY_PORT_TO_END(X) ((X) > 0 ? (PCIE1_MEM_PHY_END) : (PCIE_MEM_PHY_END))
4253 +#define PCIE_IO_PHY_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_IO_PHY_BASE) : (PCIE_IO_PHY_BASE))
4254 +#define PCIE_IO_PHY_PORT_TO_END(X) ((X) > 0 ? (PCIE1_IO_PHY_END) : (PCIE_IO_PHY_END))
4255 +#define PCIE_APP_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_APP_LOGIC_REG) : (PCIE_APP_LOGIC_REG))
4256 +#define PCIE_RC_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_RC_CFG_BASE) : (PCIE_RC_CFG_BASE))
4257 +#define PCIE_PHY_PORT_TO_BASE(X) ((X) > 0 ? (PCIE1_PDI_BASE) : (PCIE_PDI_BASE))
4258 +
4259 +/* PCIe Application Logic Register */
4260 +/* RC Core Control Register */
4261 +#define PCIE_RC_CCR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x10)
4262 +/* This should be enabled after initializing configuratin registers
4263 + * Also should check link status retraining bit
4264 + */
4265 +#define PCIE_RC_CCR_LTSSM_ENABLE 0x00000001 /* Enable LTSSM to continue link establishment */
4266 +
4267 +/* RC Core Debug Register */
4268 +#define PCIE_RC_DR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x14)
4269 +#define PCIE_RC_DR_DLL_UP 0x00000001 /* Data Link Layer Up */
4270 +#define PCIE_RC_DR_CURRENT_POWER_STATE 0x0000000E /* Current Power State */
4271 +#define PCIE_RC_DR_CURRENT_POWER_STATE_S 1
4272 +#define PCIE_RC_DR_CURRENT_LTSSM_STATE 0x000001F0 /* Current LTSSM State */
4273 +#define PCIE_RC_DR_CURRENT_LTSSM_STATE_S 4
4274 +
4275 +#define PCIE_RC_DR_PM_DEV_STATE 0x00000E00 /* Power Management D-State */
4276 +#define PCIE_RC_DR_PM_DEV_STATE_S 9
4277 +
4278 +#define PCIE_RC_DR_PM_ENABLED 0x00001000 /* Power Management State from PMU */
4279 +#define PCIE_RC_DR_PME_EVENT_ENABLED 0x00002000 /* Power Management Event Enable State */
4280 +#define PCIE_RC_DR_AUX_POWER_ENABLED 0x00004000 /* Auxiliary Power Enable */
4281 +
4282 +/* Current Power State Definition */
4283 +enum {
4284 + PCIE_RC_DR_D0 = 0,
4285 + PCIE_RC_DR_D1, /* Not supported */
4286 + PCIE_RC_DR_D2, /* Not supported */
4287 + PCIE_RC_DR_D3,
4288 + PCIE_RC_DR_UN,
4289 +};
4290 +
4291 +/* PHY Link Status Register */
4292 +#define PCIE_PHY_SR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x18)
4293 +#define PCIE_PHY_SR_PHY_LINK_UP 0x00000001 /* PHY Link Up/Down Indicator */
4294 +
4295 +/* Electromechanical Control Register */
4296 +#define PCIE_EM_CR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x1C)
4297 +#define PCIE_EM_CR_CARD_IS_PRESENT 0x00000001 /* Card Presence Detect State */
4298 +#define PCIE_EM_CR_MRL_OPEN 0x00000002 /* MRL Sensor State */
4299 +#define PCIE_EM_CR_POWER_FAULT_SET 0x00000004 /* Power Fault Detected */
4300 +#define PCIE_EM_CR_MRL_SENSOR_SET 0x00000008 /* MRL Sensor Changed */
4301 +#define PCIE_EM_CR_PRESENT_DETECT_SET 0x00000010 /* Card Presense Detect Changed */
4302 +#define PCIE_EM_CR_CMD_CPL_INT_SET 0x00000020 /* Command Complete Interrupt */
4303 +#define PCIE_EM_CR_SYS_INTERLOCK_SET 0x00000040 /* System Electromechanical IterLock Engaged */
4304 +#define PCIE_EM_CR_ATTENTION_BUTTON_SET 0x00000080 /* Attention Button Pressed */
4305 +
4306 +/* Interrupt Status Register */
4307 +#define PCIE_IR_SR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x20)
4308 +#define PCIE_IR_SR_PME_CAUSE_MSI 0x00000002 /* MSI caused by PME */
4309 +#define PCIE_IR_SR_HP_PME_WAKE_GEN 0x00000004 /* Hotplug PME Wake Generation */
4310 +#define PCIE_IR_SR_HP_MSI 0x00000008 /* Hotplug MSI */
4311 +#define PCIE_IR_SR_AHB_LU_ERR 0x00000030 /* AHB Bridge Lookup Error Signals */
4312 +#define PCIE_IR_SR_AHB_LU_ERR_S 4
4313 +#define PCIE_IR_SR_INT_MSG_NUM 0x00003E00 /* Interrupt Message Number */
4314 +#define PCIE_IR_SR_INT_MSG_NUM_S 9
4315 +#define PCIE_IR_SR_AER_INT_MSG_NUM 0xF8000000 /* Advanced Error Interrupt Message Number */
4316 +#define PCIE_IR_SR_AER_INT_MSG_NUM_S 27
4317 +
4318 +/* Message Control Register */
4319 +#define PCIE_MSG_CR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x30)
4320 +#define PCIE_MSG_CR_GEN_PME_TURN_OFF_MSG 0x00000001 /* Generate PME Turn Off Message */
4321 +#define PCIE_MSG_CR_GEN_UNLOCK_MSG 0x00000002 /* Generate Unlock Message */
4322 +
4323 +#define PCIE_VDM_DR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x34)
4324 +
4325 +/* Vendor-Defined Message Requester ID Register */
4326 +#define PCIE_VDM_RID(X) (PCIE_APP_PORT_TO_BASE (X) + 0x38)
4327 +#define PCIE_VDM_RID_VENROR_MSG_REQ_ID 0x0000FFFF
4328 +#define PCIE_VDM_RID_VDMRID_S 0
4329 +
4330 +/* ASPM Control Register */
4331 +#define PCIE_ASPM_CR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x40)
4332 +#define PCIE_ASPM_CR_HOT_RST 0x00000001 /* Hot Reset Request to the downstream device */
4333 +#define PCIE_ASPM_CR_REQ_EXIT_L1 0x00000002 /* Request to Exit L1 */
4334 +#define PCIE_ASPM_CR_REQ_ENTER_L1 0x00000004 /* Request to Enter L1 */
4335 +
4336 +/* Vendor Message DW0 Register */
4337 +#define PCIE_VM_MSG_DW0(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x50)
4338 +#define PCIE_VM_MSG_DW0_TYPE 0x0000001F /* Message type */
4339 +#define PCIE_VM_MSG_DW0_TYPE_S 0
4340 +#define PCIE_VM_MSG_DW0_FORMAT 0x00000060 /* Format */
4341 +#define PCIE_VM_MSG_DW0_FORMAT_S 5
4342 +#define PCIE_VM_MSG_DW0_TC 0x00007000 /* Traffic Class */
4343 +#define PCIE_VM_MSG_DW0_TC_S 12
4344 +#define PCIE_VM_MSG_DW0_ATTR 0x000C0000 /* Atrributes */
4345 +#define PCIE_VM_MSG_DW0_ATTR_S 18
4346 +#define PCIE_VM_MSG_DW0_EP_TLP 0x00100000 /* Poisoned TLP */
4347 +#define PCIE_VM_MSG_DW0_TD 0x00200000 /* TLP Digest */
4348 +#define PCIE_VM_MSG_DW0_LEN 0xFFC00000 /* Length */
4349 +#define PCIE_VM_MSG_DW0_LEN_S 22
4350 +
4351 +/* Format Definition */
4352 +enum {
4353 + PCIE_VM_MSG_FORMAT_00 = 0, /* 3DW Hdr, no data*/
4354 + PCIE_VM_MSG_FORMAT_01, /* 4DW Hdr, no data */
4355 + PCIE_VM_MSG_FORMAT_10, /* 3DW Hdr, with data */
4356 + PCIE_VM_MSG_FORMAT_11, /* 4DW Hdr, with data */
4357 +};
4358 +
4359 +/* Traffic Class Definition */
4360 +enum {
4361 + PCIE_VM_MSG_TC0 = 0,
4362 + PCIE_VM_MSG_TC1,
4363 + PCIE_VM_MSG_TC2,
4364 + PCIE_VM_MSG_TC3,
4365 + PCIE_VM_MSG_TC4,
4366 + PCIE_VM_MSG_TC5,
4367 + PCIE_VM_MSG_TC6,
4368 + PCIE_VM_MSG_TC7,
4369 +};
4370 +
4371 +/* Attributes Definition */
4372 +enum {
4373 + PCIE_VM_MSG_ATTR_00 = 0, /* RO and No Snoop cleared */
4374 + PCIE_VM_MSG_ATTR_01, /* RO cleared , No Snoop set */
4375 + PCIE_VM_MSG_ATTR_10, /* RO set, No Snoop cleared*/
4376 + PCIE_VM_MSG_ATTR_11, /* RO and No Snoop set */
4377 +};
4378 +
4379 +/* Payload Size Definition */
4380 +#define PCIE_VM_MSG_LEN_MIN 0
4381 +#define PCIE_VM_MSG_LEN_MAX 1024
4382 +
4383 +/* Vendor Message DW1 Register */
4384 +#define PCIE_VM_MSG_DW1(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x54)
4385 +#define PCIE_VM_MSG_DW1_FUNC_NUM 0x00000070 /* Function Number */
4386 +#define PCIE_VM_MSG_DW1_FUNC_NUM_S 8
4387 +#define PCIE_VM_MSG_DW1_CODE 0x00FF0000 /* Message Code */
4388 +#define PCIE_VM_MSG_DW1_CODE_S 16
4389 +#define PCIE_VM_MSG_DW1_TAG 0xFF000000 /* Tag */
4390 +#define PCIE_VM_MSG_DW1_TAG_S 24
4391 +
4392 +#define PCIE_VM_MSG_DW2(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x58)
4393 +#define PCIE_VM_MSG_DW3(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x5C)
4394 +
4395 +/* Vendor Message Request Register */
4396 +#define PCIE_VM_MSG_REQR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x60)
4397 +#define PCIE_VM_MSG_REQR_REQ 0x00000001 /* Vendor Message Request */
4398 +
4399 +
4400 +/* AHB Slave Side Band Control Register */
4401 +#define PCIE_AHB_SSB(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x70)
4402 +#define PCIE_AHB_SSB_REQ_BCM 0x00000001 /* Slave Reques BCM filed */
4403 +#define PCIE_AHB_SSB_REQ_EP 0x00000002 /* Slave Reques EP filed */
4404 +#define PCIE_AHB_SSB_REQ_TD 0x00000004 /* Slave Reques TD filed */
4405 +#define PCIE_AHB_SSB_REQ_ATTR 0x00000018 /* Slave Reques Attribute number */
4406 +#define PCIE_AHB_SSB_REQ_ATTR_S 3
4407 +#define PCIE_AHB_SSB_REQ_TC 0x000000E0 /* Slave Request TC Field */
4408 +#define PCIE_AHB_SSB_REQ_TC_S 5
4409 +
4410 +/* AHB Master SideBand Ctrl Register */
4411 +#define PCIE_AHB_MSB(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x74)
4412 +#define PCIE_AHB_MSB_RESP_ATTR 0x00000003 /* Master Response Attribute number */
4413 +#define PCIE_AHB_MSB_RESP_ATTR_S 0
4414 +#define PCIE_AHB_MSB_RESP_BAD_EOT 0x00000004 /* Master Response Badeot filed */
4415 +#define PCIE_AHB_MSB_RESP_BCM 0x00000008 /* Master Response BCM filed */
4416 +#define PCIE_AHB_MSB_RESP_EP 0x00000010 /* Master Response EP filed */
4417 +#define PCIE_AHB_MSB_RESP_TD 0x00000020 /* Master Response TD filed */
4418 +#define PCIE_AHB_MSB_RESP_FUN_NUM 0x000003C0 /* Master Response Function number */
4419 +#define PCIE_AHB_MSB_RESP_FUN_NUM_S 6
4420 +
4421 +/* AHB Control Register, fixed bus enumeration exception */
4422 +#define PCIE_AHB_CTRL(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0x78)
4423 +#define PCIE_AHB_CTRL_BUS_ERROR_SUPPRESS 0x00000001
4424 +
4425 +/* Interrupt Enalbe Register */
4426 +#define PCIE_IRNEN(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xF4)
4427 +#define PCIE_IRNCR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xF8)
4428 +#define PCIE_IRNICR(X) (volatile u32*)(PCIE_APP_PORT_TO_BASE(X) + 0xFC)
4429 +
4430 +/* PCIe interrupt enable/control/capture register definition */
4431 +#define PCIE_IRN_AER_REPORT 0x00000001 /* AER Interrupt */
4432 +#define PCIE_IRN_AER_MSIX 0x00000002 /* Advanced Error MSI-X Interrupt */
4433 +#define PCIE_IRN_PME 0x00000004 /* PME Interrupt */
4434 +#define PCIE_IRN_HOTPLUG 0x00000008 /* Hotplug Interrupt */
4435 +#define PCIE_IRN_RX_VDM_MSG 0x00000010 /* Vendor-Defined Message Interrupt */
4436 +#define PCIE_IRN_RX_CORRECTABLE_ERR_MSG 0x00000020 /* Correctable Error Message Interrupt */
4437 +#define PCIE_IRN_RX_NON_FATAL_ERR_MSG 0x00000040 /* Non-fatal Error Message */
4438 +#define PCIE_IRN_RX_FATAL_ERR_MSG 0x00000080 /* Fatal Error Message */
4439 +#define PCIE_IRN_RX_PME_MSG 0x00000100 /* PME Message Interrupt */
4440 +#define PCIE_IRN_RX_PME_TURNOFF_ACK 0x00000200 /* PME Turnoff Ack Message Interrupt */
4441 +#define PCIE_IRN_AHB_BR_FATAL_ERR 0x00000400 /* AHB Fatal Error Interrupt */
4442 +#define PCIE_IRN_LINK_AUTO_BW_STATUS 0x00000800 /* Link Auto Bandwidth Status Interrupt */
4443 +#define PCIE_IRN_BW_MGT 0x00001000 /* Bandwidth Managment Interrupt */
4444 +#define PCIE_IRN_INTA 0x00002000 /* INTA */
4445 +#define PCIE_IRN_INTB 0x00004000 /* INTB */
4446 +#define PCIE_IRN_INTC 0x00008000 /* INTC */
4447 +#define PCIE_IRN_INTD 0x00010000 /* INTD */
4448 +#define PCIE_IRN_WAKEUP 0x00020000 /* Wake up Interrupt */
4449 +
4450 +#define PCIE_RC_CORE_COMBINED_INT (PCIE_IRN_AER_REPORT | PCIE_IRN_AER_MSIX | PCIE_IRN_PME | \
4451 + PCIE_IRN_HOTPLUG | PCIE_IRN_RX_VDM_MSG | PCIE_IRN_RX_CORRECTABLE_ERR_MSG |\
4452 + PCIE_IRN_RX_NON_FATAL_ERR_MSG | PCIE_IRN_RX_FATAL_ERR_MSG | \
4453 + PCIE_IRN_RX_PME_MSG | PCIE_IRN_RX_PME_TURNOFF_ACK | PCIE_IRN_AHB_BR_FATAL_ERR | \
4454 + PCIE_IRN_LINK_AUTO_BW_STATUS | PCIE_IRN_BW_MGT)
4455 +/* PCIe RC Configuration Register */
4456 +#define PCIE_VDID(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x00)
4457 +
4458 +/* Bit definition from pci_reg.h */
4459 +#define PCIE_PCICMDSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x04)
4460 +#define PCIE_CCRID(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x08)
4461 +#define PCIE_CLSLTHTBR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x0C) /* EP only */
4462 +/* BAR0, BAR1,Only necessary if the bridges implements a device-specific register set or memory buffer */
4463 +#define PCIE_BAR0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x10) /* Not used*/
4464 +#define PCIE_BAR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x14) /* Not used */
4465 +
4466 +#define PCIE_BNR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x18) /* Mandatory */
4467 +/* Bus Number Register bits */
4468 +#define PCIE_BNR_PRIMARY_BUS_NUM 0x000000FF
4469 +#define PCIE_BNR_PRIMARY_BUS_NUM_S 0
4470 +#define PCIE_PNR_SECONDARY_BUS_NUM 0x0000FF00
4471 +#define PCIE_PNR_SECONDARY_BUS_NUM_S 8
4472 +#define PCIE_PNR_SUB_BUS_NUM 0x00FF0000
4473 +#define PCIE_PNR_SUB_BUS_NUM_S 16
4474 +
4475 +/* IO Base/Limit Register bits */
4476 +#define PCIE_IOBLSECS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x1C) /* RC only */
4477 +#define PCIE_IOBLSECS_32BIT_IO_ADDR 0x00000001
4478 +#define PCIE_IOBLSECS_IO_BASE_ADDR 0x000000F0
4479 +#define PCIE_IOBLSECS_IO_BASE_ADDR_S 4
4480 +#define PCIE_IOBLSECS_32BIT_IOLIMT 0x00000100
4481 +#define PCIE_IOBLSECS_IO_LIMIT_ADDR 0x0000F000
4482 +#define PCIE_IOBLSECS_IO_LIMIT_ADDR_S 12
4483 +
4484 +/* Non-prefetchable Memory Base/Limit Register bit */
4485 +#define PCIE_MBML(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x20) /* RC only */
4486 +#define PCIE_MBML_MEM_BASE_ADDR 0x0000FFF0
4487 +#define PCIE_MBML_MEM_BASE_ADDR_S 4
4488 +#define PCIE_MBML_MEM_LIMIT_ADDR 0xFFF00000
4489 +#define PCIE_MBML_MEM_LIMIT_ADDR_S 20
4490 +
4491 +/* Prefetchable Memory Base/Limit Register bit */
4492 +#define PCIE_PMBL(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x24) /* RC only */
4493 +#define PCIE_PMBL_64BIT_ADDR 0x00000001
4494 +#define PCIE_PMBL_UPPER_12BIT 0x0000FFF0
4495 +#define PCIE_PMBL_UPPER_12BIT_S 4
4496 +#define PCIE_PMBL_E64MA 0x00010000
4497 +#define PCIE_PMBL_END_ADDR 0xFFF00000
4498 +#define PCIE_PMBL_END_ADDR_S 20
4499 +#define PCIE_PMBU32(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x28) /* RC only */
4500 +#define PCIE_PMLU32(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x2C) /* RC only */
4501 +
4502 +/* I/O Base/Limit Upper 16 bits register */
4503 +#define PCIE_IO_BANDL(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x30) /* RC only */
4504 +#define PCIE_IO_BANDL_UPPER_16BIT_IO_BASE 0x0000FFFF
4505 +#define PCIE_IO_BANDL_UPPER_16BIT_IO_BASE_S 0
4506 +#define PCIE_IO_BANDL_UPPER_16BIT_IO_LIMIT 0xFFFF0000
4507 +#define PCIE_IO_BANDL_UPPER_16BIT_IO_LIMIT_S 16
4508 +
4509 +#define PCIE_CPR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x34)
4510 +#define PCIE_EBBAR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x38)
4511 +
4512 +/* Interrupt and Secondary Bridge Control Register */
4513 +#define PCIE_INTRBCTRL(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x3C)
4514 +
4515 +#define PCIE_INTRBCTRL_INT_LINE 0x000000FF
4516 +#define PCIE_INTRBCTRL_INT_LINE_S 0
4517 +#define PCIE_INTRBCTRL_INT_PIN 0x0000FF00
4518 +#define PCIE_INTRBCTRL_INT_PIN_S 8
4519 +#define PCIE_INTRBCTRL_PARITY_ERR_RESP_ENABLE 0x00010000 /* #PERR */
4520 +#define PCIE_INTRBCTRL_SERR_ENABLE 0x00020000 /* #SERR */
4521 +#define PCIE_INTRBCTRL_ISA_ENABLE 0x00040000 /* ISA enable, IO 64KB only */
4522 +#define PCIE_INTRBCTRL_VGA_ENABLE 0x00080000 /* VGA enable */
4523 +#define PCIE_INTRBCTRL_VGA_16BIT_DECODE 0x00100000 /* VGA 16bit decode */
4524 +#define PCIE_INTRBCTRL_RST_SECONDARY_BUS 0x00400000 /* Secondary bus rest, hot rest, 1ms */
4525 +/* Others are read only */
4526 +enum {
4527 + PCIE_INTRBCTRL_INT_NON = 0,
4528 + PCIE_INTRBCTRL_INTA,
4529 + PCIE_INTRBCTRL_INTB,
4530 + PCIE_INTRBCTRL_INTC,
4531 + PCIE_INTRBCTRL_INTD,
4532 +};
4533 +
4534 +#define PCIE_PM_CAPR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x40)
4535 +
4536 +/* Power Management Control and Status Register */
4537 +#define PCIE_PM_CSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x44)
4538 +
4539 +#define PCIE_PM_CSR_POWER_STATE 0x00000003 /* Power State */
4540 +#define PCIE_PM_CSR_POWER_STATE_S 0
4541 +#define PCIE_PM_CSR_SW_RST 0x00000008 /* Soft Reset Enabled */
4542 +#define PCIE_PM_CSR_PME_ENABLE 0x00000100 /* PME Enable */
4543 +#define PCIE_PM_CSR_PME_STATUS 0x00008000 /* PME status */
4544 +
4545 +/* MSI Capability Register for EP */
4546 +#define PCIE_MCAPR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x50)
4547 +
4548 +#define PCIE_MCAPR_MSI_CAP_ID 0x000000FF /* MSI Capability ID */
4549 +#define PCIE_MCAPR_MSI_CAP_ID_S 0
4550 +#define PCIE_MCAPR_MSI_NEXT_CAP_PTR 0x0000FF00 /* Next Capability Pointer */
4551 +#define PCIE_MCAPR_MSI_NEXT_CAP_PTR_S 8
4552 +#define PCIE_MCAPR_MSI_ENABLE 0x00010000 /* MSI Enable */
4553 +#define PCIE_MCAPR_MULTI_MSG_CAP 0x000E0000 /* Multiple Message Capable */
4554 +#define PCIE_MCAPR_MULTI_MSG_CAP_S 17
4555 +#define PCIE_MCAPR_MULTI_MSG_ENABLE 0x00700000 /* Multiple Message Enable */
4556 +#define PCIE_MCAPR_MULTI_MSG_ENABLE_S 20
4557 +#define PCIE_MCAPR_ADDR64_CAP 0X00800000 /* 64-bit Address Capable */
4558 +
4559 +/* MSI Message Address Register */
4560 +#define PCIE_MA(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x54)
4561 +
4562 +#define PCIE_MA_ADDR_MASK 0xFFFFFFFC /* Message Address */
4563 +
4564 +/* MSI Message Upper Address Register */
4565 +#define PCIE_MUA(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x58)
4566 +
4567 +/* MSI Message Data Register */
4568 +#define PCIE_MD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x5C)
4569 +
4570 +#define PCIE_MD_DATA 0x0000FFFF /* Message Data */
4571 +#define PCIE_MD_DATA_S 0
4572 +
4573 +/* PCI Express Capability Register */
4574 +#define PCIE_XCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x70)
4575 +
4576 +#define PCIE_XCAP_ID 0x000000FF /* PCI Express Capability ID */
4577 +#define PCIE_XCAP_ID_S 0
4578 +#define PCIE_XCAP_NEXT_CAP 0x0000FF00 /* Next Capability Pointer */
4579 +#define PCIE_XCAP_NEXT_CAP_S 8
4580 +#define PCIE_XCAP_VER 0x000F0000 /* PCI Express Capability Version */
4581 +#define PCIE_XCAP_VER_S 16
4582 +#define PCIE_XCAP_DEV_PORT_TYPE 0x00F00000 /* Device Port Type */
4583 +#define PCIE_XCAP_DEV_PORT_TYPE_S 20
4584 +#define PCIE_XCAP_SLOT_IMPLEMENTED 0x01000000 /* Slot Implemented */
4585 +#define PCIE_XCAP_MSG_INT_NUM 0x3E000000 /* Interrupt Message Number */
4586 +#define PCIE_XCAP_MSG_INT_NUM_S 25
4587 +
4588 +/* Device Capability Register */
4589 +#define PCIE_DCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x74)
4590 +
4591 +#define PCIE_DCAP_MAX_PAYLOAD_SIZE 0x00000007 /* Max Payload size */
4592 +#define PCIE_DCAP_MAX_PAYLOAD_SIZE_S 0
4593 +#define PCIE_DCAP_PHANTOM_FUNC 0x00000018 /* Phanton Function, not supported */
4594 +#define PCIE_DCAP_PHANTOM_FUNC_S 3
4595 +#define PCIE_DCAP_EXT_TAG 0x00000020 /* Extended Tag Field */
4596 +#define PCIE_DCAP_EP_L0S_LATENCY 0x000001C0 /* EP L0s latency only */
4597 +#define PCIE_DCAP_EP_L0S_LATENCY_S 6
4598 +#define PCIE_DCAP_EP_L1_LATENCY 0x00000E00 /* EP L1 latency only */
4599 +#define PCIE_DCAP_EP_L1_LATENCY_S 9
4600 +#define PCIE_DCAP_ROLE_BASE_ERR_REPORT 0x00008000 /* Role Based ERR */
4601 +
4602 +/* Maximum payload size supported */
4603 +enum {
4604 + PCIE_MAX_PAYLOAD_128 = 0,
4605 + PCIE_MAX_PAYLOAD_256,
4606 + PCIE_MAX_PAYLOAD_512,
4607 + PCIE_MAX_PAYLOAD_1024,
4608 + PCIE_MAX_PAYLOAD_2048,
4609 + PCIE_MAX_PAYLOAD_4096,
4610 +};
4611 +
4612 +/* Device Control and Status Register */
4613 +#define PCIE_DCTLSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x78)
4614 +
4615 +#define PCIE_DCTLSTS_CORRECTABLE_ERR_EN 0x00000001 /* COR-ERR */
4616 +#define PCIE_DCTLSTS_NONFATAL_ERR_EN 0x00000002 /* Non-fatal ERR */
4617 +#define PCIE_DCTLSTS_FATAL_ERR_EN 0x00000004 /* Fatal ERR */
4618 +#define PCIE_DCTLSYS_UR_REQ_EN 0x00000008 /* UR ERR */
4619 +#define PCIE_DCTLSTS_RELAXED_ORDERING_EN 0x00000010 /* Enable relaxing ordering */
4620 +#define PCIE_DCTLSTS_MAX_PAYLOAD_SIZE 0x000000E0 /* Max payload mask */
4621 +#define PCIE_DCTLSTS_MAX_PAYLOAD_SIZE_S 5
4622 +#define PCIE_DCTLSTS_EXT_TAG_EN 0x00000100 /* Extended tag field */
4623 +#define PCIE_DCTLSTS_PHANTOM_FUNC_EN 0x00000200 /* Phantom Function Enable */
4624 +#define PCIE_DCTLSTS_AUX_PM_EN 0x00000400 /* AUX Power PM Enable */
4625 +#define PCIE_DCTLSTS_NO_SNOOP_EN 0x00000800 /* Enable no snoop, except root port*/
4626 +#define PCIE_DCTLSTS_MAX_READ_SIZE 0x00007000 /* Max Read Request size*/
4627 +#define PCIE_DCTLSTS_MAX_READ_SIZE_S 12
4628 +#define PCIE_DCTLSTS_CORRECTABLE_ERR 0x00010000 /* COR-ERR Detected */
4629 +#define PCIE_DCTLSTS_NONFATAL_ERR 0x00020000 /* Non-Fatal ERR Detected */
4630 +#define PCIE_DCTLSTS_FATAL_ER 0x00040000 /* Fatal ERR Detected */
4631 +#define PCIE_DCTLSTS_UNSUPPORTED_REQ 0x00080000 /* UR Detected */
4632 +#define PCIE_DCTLSTS_AUX_POWER 0x00100000 /* Aux Power Detected */
4633 +#define PCIE_DCTLSTS_TRANSACT_PENDING 0x00200000 /* Transaction pending */
4634 +
4635 +#define PCIE_DCTLSTS_ERR_EN (PCIE_DCTLSTS_CORRECTABLE_ERR_EN | \
4636 + PCIE_DCTLSTS_NONFATAL_ERR_EN | PCIE_DCTLSTS_FATAL_ERR_EN | \
4637 + PCIE_DCTLSYS_UR_REQ_EN)
4638 +
4639 +/* Link Capability Register */
4640 +#define PCIE_LCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7C)
4641 +#define PCIE_LCAP_MAX_LINK_SPEED 0x0000000F /* Max link speed, 0x1 by default */
4642 +#define PCIE_LCAP_MAX_LINK_SPEED_S 0
4643 +#define PCIE_LCAP_MAX_LENGTH_WIDTH 0x000003F0 /* Maxium Length Width */
4644 +#define PCIE_LCAP_MAX_LENGTH_WIDTH_S 4
4645 +#define PCIE_LCAP_ASPM_LEVEL 0x00000C00 /* Active State Link PM Support */
4646 +#define PCIE_LCAP_ASPM_LEVEL_S 10
4647 +#define PCIE_LCAP_L0S_EIXT_LATENCY 0x00007000 /* L0s Exit Latency */
4648 +#define PCIE_LCAP_L0S_EIXT_LATENCY_S 12
4649 +#define PCIE_LCAP_L1_EXIT_LATENCY 0x00038000 /* L1 Exit Latency */
4650 +#define PCIE_LCAP_L1_EXIT_LATENCY_S 15
4651 +#define PCIE_LCAP_CLK_PM 0x00040000 /* Clock Power Management */
4652 +#define PCIE_LCAP_SDER 0x00080000 /* Surprise Down Error Reporting */
4653 +#define PCIE_LCAP_DLL_ACTIVE_REPROT 0x00100000 /* Data Link Layer Active Reporting Capable */
4654 +#define PCIE_LCAP_PORT_NUM 0xFF0000000 /* Port number */
4655 +#define PCIE_LCAP_PORT_NUM_S 24
4656 +
4657 +/* Maximum Length width definition */
4658 +#define PCIE_MAX_LENGTH_WIDTH_RES 0x00
4659 +#define PCIE_MAX_LENGTH_WIDTH_X1 0x01 /* Default */
4660 +#define PCIE_MAX_LENGTH_WIDTH_X2 0x02
4661 +#define PCIE_MAX_LENGTH_WIDTH_X4 0x04
4662 +#define PCIE_MAX_LENGTH_WIDTH_X8 0x08
4663 +#define PCIE_MAX_LENGTH_WIDTH_X12 0x0C
4664 +#define PCIE_MAX_LENGTH_WIDTH_X16 0x10
4665 +#define PCIE_MAX_LENGTH_WIDTH_X32 0x20
4666 +
4667 +/* Active State Link PM definition */
4668 +enum {
4669 + PCIE_ASPM_RES0 = 0,
4670 + PCIE_ASPM_L0S_ENTRY_SUPPORT, /* L0s */
4671 + PCIE_ASPM_RES1,
4672 + PCIE_ASPM_L0S_L1_ENTRY_SUPPORT, /* L0s and L1, default */
4673 +};
4674 +
4675 +/* L0s Exit Latency definition */
4676 +enum {
4677 + PCIE_L0S_EIXT_LATENCY_L64NS = 0, /* < 64 ns */
4678 + PCIE_L0S_EIXT_LATENCY_B64A128, /* > 64 ns < 128 ns */
4679 + PCIE_L0S_EIXT_LATENCY_B128A256, /* > 128 ns < 256 ns */
4680 + PCIE_L0S_EIXT_LATENCY_B256A512, /* > 256 ns < 512 ns */
4681 + PCIE_L0S_EIXT_LATENCY_B512TO1U, /* > 512 ns < 1 us */
4682 + PCIE_L0S_EIXT_LATENCY_B1A2U, /* > 1 us < 2 us */
4683 + PCIE_L0S_EIXT_LATENCY_B2A4U, /* > 2 us < 4 us */
4684 + PCIE_L0S_EIXT_LATENCY_M4US, /* > 4 us */
4685 +};
4686 +
4687 +/* L1 Exit Latency definition */
4688 +enum {
4689 + PCIE_L1_EXIT_LATENCY_L1US = 0, /* < 1 us */
4690 + PCIE_L1_EXIT_LATENCY_B1A2, /* > 1 us < 2 us */
4691 + PCIE_L1_EXIT_LATENCY_B2A4, /* > 2 us < 4 us */
4692 + PCIE_L1_EXIT_LATENCY_B4A8, /* > 4 us < 8 us */
4693 + PCIE_L1_EXIT_LATENCY_B8A16, /* > 8 us < 16 us */
4694 + PCIE_L1_EXIT_LATENCY_B16A32, /* > 16 us < 32 us */
4695 + PCIE_L1_EXIT_LATENCY_B32A64, /* > 32 us < 64 us */
4696 + PCIE_L1_EXIT_LATENCY_M64US, /* > 64 us */
4697 +};
4698 +
4699 +/* Link Control and Status Register */
4700 +#define PCIE_LCTLSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x80)
4701 +#define PCIE_LCTLSTS_ASPM_ENABLE 0x00000003 /* Active State Link PM Control */
4702 +#define PCIE_LCTLSTS_ASPM_ENABLE_S 0
4703 +#define PCIE_LCTLSTS_RCB128 0x00000008 /* Read Completion Boundary 128*/
4704 +#define PCIE_LCTLSTS_LINK_DISABLE 0x00000010 /* Link Disable */
4705 +#define PCIE_LCTLSTS_RETRIAN_LINK 0x00000020 /* Retrain Link */
4706 +#define PCIE_LCTLSTS_COM_CLK_CFG 0x00000040 /* Common Clock Configuration */
4707 +#define PCIE_LCTLSTS_EXT_SYNC 0x00000080 /* Extended Synch */
4708 +#define PCIE_LCTLSTS_CLK_PM_EN 0x00000100 /* Enable Clock Powerm Management */
4709 +#define PCIE_LCTLSTS_LINK_SPEED 0x000F0000 /* Link Speed */
4710 +#define PCIE_LCTLSTS_LINK_SPEED_S 16
4711 +#define PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH 0x03F00000 /* Negotiated Link Width */
4712 +#define PCIE_LCTLSTS_NEGOTIATED_LINK_WIDTH_S 20
4713 +#define PCIE_LCTLSTS_RETRAIN_PENDING 0x08000000 /* Link training is ongoing */
4714 +#define PCIE_LCTLSTS_SLOT_CLK_CFG 0x10000000 /* Slot Clock Configuration */
4715 +#define PCIE_LCTLSTS_DLL_ACTIVE 0x20000000 /* Data Link Layer Active */
4716 +
4717 +/* Slot Capabilities Register */
4718 +#define PCIE_SLCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x84)
4719 +
4720 +/* Slot Capabilities */
4721 +#define PCIE_SLCTLSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x88)
4722 +
4723 +/* Root Control and Capability Register */
4724 +#define PCIE_RCTLCAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x8C)
4725 +#define PCIE_RCTLCAP_SERR_ON_CORRECTABLE_ERR 0x00000001 /* #SERR on COR-ERR */
4726 +#define PCIE_RCTLCAP_SERR_ON_NONFATAL_ERR 0x00000002 /* #SERR on Non-Fatal ERR */
4727 +#define PCIE_RCTLCAP_SERR_ON_FATAL_ERR 0x00000004 /* #SERR on Fatal ERR */
4728 +#define PCIE_RCTLCAP_PME_INT_EN 0x00000008 /* PME Interrupt Enable */
4729 +#define PCIE_RCTLCAP_SERR_ENABLE (PCIE_RCTLCAP_SERR_ON_CORRECTABLE_ERR | \
4730 + PCIE_RCTLCAP_SERR_ON_NONFATAL_ERR | PCIE_RCTLCAP_SERR_ON_FATAL_ERR)
4731 +/* Root Status Register */
4732 +#define PCIE_RSTS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x90)
4733 +#define PCIE_RSTS_PME_REQ_ID 0x0000FFFF /* PME Request ID */
4734 +#define PCIE_RSTS_PME_REQ_ID_S 0
4735 +#define PCIE_RSTS_PME_STATUS 0x00010000 /* PME Status */
4736 +#define PCIE_RSTS_PME_PENDING 0x00020000 /* PME Pending */
4737 +
4738 +/* PCI Express Enhanced Capability Header */
4739 +#define PCIE_ENHANCED_CAP(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x100)
4740 +#define PCIE_ENHANCED_CAP_ID 0x0000FFFF /* PCI Express Extended Capability ID */
4741 +#define PCIE_ENHANCED_CAP_ID_S 0
4742 +#define PCIE_ENHANCED_CAP_VER 0x000F0000 /* Capability Version */
4743 +#define PCIE_ENHANCED_CAP_VER_S 16
4744 +#define PCIE_ENHANCED_CAP_NEXT_OFFSET 0xFFF00000 /* Next Capability Offset */
4745 +#define PCIE_ENHANCED_CAP_NEXT_OFFSET_S 20
4746 +
4747 +/* Uncorrectable Error Status Register */
4748 +#define PCIE_UES_R(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x104)
4749 +#define PCIE_DATA_LINK_PROTOCOL_ERR 0x00000010 /* Data Link Protocol Error Status */
4750 +#define PCIE_SURPRISE_DOWN_ERROR 0x00000020 /* Surprise Down Error Status */
4751 +#define PCIE_POISONED_TLP 0x00001000 /* Poisoned TLP Status */
4752 +#define PCIE_FC_PROTOCOL_ERR 0x00002000 /* Flow Control Protocol Error Status */
4753 +#define PCIE_COMPLETION_TIMEOUT 0x00004000 /* Completion Timeout Status */
4754 +#define PCIE_COMPLETOR_ABORT 0x00008000 /* Completer Abort Error */
4755 +#define PCIE_UNEXPECTED_COMPLETION 0x00010000 /* Unexpected Completion Status */
4756 +#define PCIE_RECEIVER_OVERFLOW 0x00020000 /* Receive Overflow Status */
4757 +#define PCIE_MALFORNED_TLP 0x00040000 /* Malformed TLP Stauts */
4758 +#define PCIE_ECRC_ERR 0x00080000 /* ECRC Error Stauts */
4759 +#define PCIE_UR_REQ 0x00100000 /* Unsupported Request Error Status */
4760 +#define PCIE_ALL_UNCORRECTABLE_ERR (PCIE_DATA_LINK_PROTOCOL_ERR | PCIE_SURPRISE_DOWN_ERROR | \
4761 + PCIE_POISONED_TLP | PCIE_FC_PROTOCOL_ERR | PCIE_COMPLETION_TIMEOUT | \
4762 + PCIE_COMPLETOR_ABORT | PCIE_UNEXPECTED_COMPLETION | PCIE_RECEIVER_OVERFLOW |\
4763 + PCIE_MALFORNED_TLP | PCIE_ECRC_ERR | PCIE_UR_REQ)
4764 +
4765 +/* Uncorrectable Error Mask Register, Mask means no report */
4766 +#define PCIE_UEMR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x108)
4767 +
4768 +/* Uncorrectable Error Severity Register */
4769 +#define PCIE_UESR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x10C)
4770 +
4771 +/* Correctable Error Status Register */
4772 +#define PCIE_CESR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x110)
4773 +#define PCIE_RX_ERR 0x00000001 /* Receive Error Status */
4774 +#define PCIE_BAD_TLP 0x00000040 /* Bad TLP Status */
4775 +#define PCIE_BAD_DLLP 0x00000080 /* Bad DLLP Status */
4776 +#define PCIE_REPLAY_NUM_ROLLOVER 0x00000100 /* Replay Number Rollover Status */
4777 +#define PCIE_REPLAY_TIMER_TIMEOUT_ERR 0x00001000 /* Reply Timer Timeout Status */
4778 +#define PCIE_ADVISORY_NONFTAL_ERR 0x00002000 /* Advisory Non-Fatal Error Status */
4779 +#define PCIE_CORRECTABLE_ERR (PCIE_RX_ERR | PCIE_BAD_TLP | PCIE_BAD_DLLP | PCIE_REPLAY_NUM_ROLLOVER |\
4780 + PCIE_REPLAY_TIMER_TIMEOUT_ERR | PCIE_ADVISORY_NONFTAL_ERR)
4781 +
4782 +/* Correctable Error Mask Register */
4783 +#define PCIE_CEMR(X) (volatile u32*)(PCIE_RC_CFG_BASE + 0x114)
4784 +
4785 +/* Advanced Error Capabilities and Control Register */
4786 +#define PCIE_AECCR(X) (volatile u32*)(PCIE_RC_CFG_BASE + 0x118)
4787 +#define PCIE_AECCR_FIRST_ERR_PTR 0x0000001F /* First Error Pointer */
4788 +#define PCIE_AECCR_FIRST_ERR_PTR_S 0
4789 +#define PCIE_AECCR_ECRC_GEN_CAP 0x00000020 /* ECRC Generation Capable */
4790 +#define PCIE_AECCR_ECRC_GEN_EN 0x00000040 /* ECRC Generation Enable */
4791 +#define PCIE_AECCR_ECRC_CHECK_CAP 0x00000080 /* ECRC Check Capable */
4792 +#define PCIE_AECCR_ECRC_CHECK_EN 0x00000100 /* ECRC Check Enable */
4793 +
4794 +/* Header Log Register 1 */
4795 +#define PCIE_HLR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x11C)
4796 +
4797 +/* Header Log Register 2 */
4798 +#define PCIE_HLR2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x120)
4799 +
4800 +/* Header Log Register 3 */
4801 +#define PCIE_HLR3(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x124)
4802 +
4803 +/* Header Log Register 4 */
4804 +#define PCIE_HLR4(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x128)
4805 +
4806 +/* Root Error Command Register */
4807 +#define PCIE_RECR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x12C)
4808 +#define PCIE_RECR_CORRECTABLE_ERR_REPORT_EN 0x00000001 /* COR-ERR */
4809 +#define PCIE_RECR_NONFATAL_ERR_REPORT_EN 0x00000002 /* Non-Fatal ERR */
4810 +#define PCIE_RECR_FATAL_ERR_REPORT_EN 0x00000004 /* Fatal ERR */
4811 +#define PCIE_RECR_ERR_REPORT_EN (PCIE_RECR_CORRECTABLE_ERR_REPORT_EN | \
4812 + PCIE_RECR_NONFATAL_ERR_REPORT_EN | PCIE_RECR_FATAL_ERR_REPORT_EN)
4813 +
4814 +/* Root Error Status Register */
4815 +#define PCIE_RESR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x130)
4816 +#define PCIE_RESR_CORRECTABLE_ERR 0x00000001 /* COR-ERR Receveid */
4817 +#define PCIE_RESR_MULTI_CORRECTABLE_ERR 0x00000002 /* Multiple COR-ERR Received */
4818 +#define PCIE_RESR_FATAL_NOFATAL_ERR 0x00000004 /* ERR Fatal/Non-Fatal Received */
4819 +#define PCIE_RESR_MULTI_FATAL_NOFATAL_ERR 0x00000008 /* Multiple ERR Fatal/Non-Fatal Received */
4820 +#define PCIE_RESR_FIRST_UNCORRECTABLE_FATAL_ERR 0x00000010 /* First UN-COR Fatal */
4821 +#define PCIR_RESR_NON_FATAL_ERR 0x00000020 /* Non-Fatal Error Message Received */
4822 +#define PCIE_RESR_FATAL_ERR 0x00000040 /* Fatal Message Received */
4823 +#define PCIE_RESR_AER_INT_MSG_NUM 0xF8000000 /* Advanced Error Interrupt Message Number */
4824 +#define PCIE_RESR_AER_INT_MSG_NUM_S 27
4825 +
4826 +/* Error Source Indentification Register */
4827 +#define PCIE_ESIR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x134)
4828 +#define PCIE_ESIR_CORRECTABLE_ERR_SRC_ID 0x0000FFFF
4829 +#define PCIE_ESIR_CORRECTABLE_ERR_SRC_ID_S 0
4830 +#define PCIE_ESIR_FATAL_NON_FATAL_SRC_ID 0xFFFF0000
4831 +#define PCIE_ESIR_FATAL_NON_FATAL_SRC_ID_S 16
4832 +
4833 +/* VC Enhanced Capability Header */
4834 +#define PCIE_VC_ECH(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x140)
4835 +
4836 +/* Port VC Capability Register */
4837 +#define PCIE_PVC1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x144)
4838 +#define PCIE_PVC1_EXT_VC_CNT 0x00000007 /* Extended VC Count */
4839 +#define PCIE_PVC1_EXT_VC_CNT_S 0
4840 +#define PCIE_PVC1_LOW_PRI_EXT_VC_CNT 0x00000070 /* Low Priority Extended VC Count */
4841 +#define PCIE_PVC1_LOW_PRI_EXT_VC_CNT_S 4
4842 +#define PCIE_PVC1_REF_CLK 0x00000300 /* Reference Clock */
4843 +#define PCIE_PVC1_REF_CLK_S 8
4844 +#define PCIE_PVC1_PORT_ARB_TAB_ENTRY_SIZE 0x00000C00 /* Port Arbitration Table Entry Size */
4845 +#define PCIE_PVC1_PORT_ARB_TAB_ENTRY_SIZE_S 10
4846 +
4847 +/* Extended Virtual Channel Count Defintion */
4848 +#define PCIE_EXT_VC_CNT_MIN 0
4849 +#define PCIE_EXT_VC_CNT_MAX 7
4850 +
4851 +/* Port Arbitration Table Entry Size Definition */
4852 +enum {
4853 + PCIE_PORT_ARB_TAB_ENTRY_SIZE_S1BIT = 0,
4854 + PCIE_PORT_ARB_TAB_ENTRY_SIZE_S2BIT,
4855 + PCIE_PORT_ARB_TAB_ENTRY_SIZE_S4BIT,
4856 + PCIE_PORT_ARB_TAB_ENTRY_SIZE_S8BIT,
4857 +};
4858 +
4859 +/* Port VC Capability Register 2 */
4860 +#define PCIE_PVC2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x148)
4861 +#define PCIE_PVC2_VC_ARB_16P_FIXED_WRR 0x00000001 /* HW Fixed arbitration, 16 phase WRR */
4862 +#define PCIE_PVC2_VC_ARB_32P_WRR 0x00000002 /* 32 phase WRR */
4863 +#define PCIE_PVC2_VC_ARB_64P_WRR 0x00000004 /* 64 phase WRR */
4864 +#define PCIE_PVC2_VC_ARB_128P_WRR 0x00000008 /* 128 phase WRR */
4865 +#define PCIE_PVC2_VC_ARB_WRR 0x0000000F
4866 +#define PCIE_PVC2_VC_ARB_TAB_OFFSET 0xFF000000 /* VC arbitration table offset, not support */
4867 +#define PCIE_PVC2_VC_ARB_TAB_OFFSET_S 24
4868 +
4869 +/* Port VC Control and Status Register */
4870 +#define PCIE_PVCCRSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x14C)
4871 +#define PCIE_PVCCRSR_LOAD_VC_ARB_TAB 0x00000001 /* Load VC Arbitration Table */
4872 +#define PCIE_PVCCRSR_VC_ARB_SEL 0x0000000E /* VC Arbitration Select */
4873 +#define PCIE_PVCCRSR_VC_ARB_SEL_S 1
4874 +#define PCIE_PVCCRSR_VC_ARB_TAB_STATUS 0x00010000 /* Arbitration Status */
4875 +
4876 +/* VC0 Resource Capability Register */
4877 +#define PCIE_VC0_RC(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x150)
4878 +#define PCIE_VC0_RC_PORT_ARB_HW_FIXED 0x00000001 /* HW Fixed arbitration */
4879 +#define PCIE_VC0_RC_PORT_ARB_32P_WRR 0x00000002 /* 32 phase WRR */
4880 +#define PCIE_VC0_RC_PORT_ARB_64P_WRR 0x00000004 /* 64 phase WRR */
4881 +#define PCIE_VC0_RC_PORT_ARB_128P_WRR 0x00000008 /* 128 phase WRR */
4882 +#define PCIE_VC0_RC_PORT_ARB_TM_128P_WRR 0x00000010 /* Time-based 128 phase WRR */
4883 +#define PCIE_VC0_RC_PORT_ARB_TM_256P_WRR 0x00000020 /* Time-based 256 phase WRR */
4884 +#define PCIE_VC0_RC_PORT_ARB (PCIE_VC0_RC_PORT_ARB_HW_FIXED | PCIE_VC0_RC_PORT_ARB_32P_WRR |\
4885 + PCIE_VC0_RC_PORT_ARB_64P_WRR | PCIE_VC0_RC_PORT_ARB_128P_WRR | \
4886 + PCIE_VC0_RC_PORT_ARB_TM_128P_WRR | PCIE_VC0_RC_PORT_ARB_TM_256P_WRR)
4887 +
4888 +#define PCIE_VC0_RC_REJECT_SNOOP 0x00008000 /* Reject Snoop Transactioin */
4889 +#define PCIE_VC0_RC_MAX_TIMESLOTS 0x007F0000 /* Maximum time Slots */
4890 +#define PCIE_VC0_RC_MAX_TIMESLOTS_S 16
4891 +#define PCIE_VC0_RC_PORT_ARB_TAB_OFFSET 0xFF000000 /* Port Arbitration Table Offset */
4892 +#define PCIE_VC0_RC_PORT_ARB_TAB_OFFSET_S 24
4893 +
4894 +/* VC0 Resource Control Register */
4895 +#define PCIE_VC0_RC0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x154)
4896 +#define PCIE_VC0_RC0_TVM0 0x00000001 /* TC0 and VC0 */
4897 +#define PCIE_VC0_RC0_TVM1 0x00000002 /* TC1 and VC1 */
4898 +#define PCIE_VC0_RC0_TVM2 0x00000004 /* TC2 and VC2 */
4899 +#define PCIE_VC0_RC0_TVM3 0x00000008 /* TC3 and VC3 */
4900 +#define PCIE_VC0_RC0_TVM4 0x00000010 /* TC4 and VC4 */
4901 +#define PCIE_VC0_RC0_TVM5 0x00000020 /* TC5 and VC5 */
4902 +#define PCIE_VC0_RC0_TVM6 0x00000040 /* TC6 and VC6 */
4903 +#define PCIE_VC0_RC0_TVM7 0x00000080 /* TC7 and VC7 */
4904 +#define PCIE_VC0_RC0_TC_VC 0x000000FF /* TC/VC mask */
4905 +
4906 +#define PCIE_VC0_RC0_LOAD_PORT_ARB_TAB 0x00010000 /* Load Port Arbitration Table */
4907 +#define PCIE_VC0_RC0_PORT_ARB_SEL 0x000E0000 /* Port Arbitration Select */
4908 +#define PCIE_VC0_RC0_PORT_ARB_SEL_S 17
4909 +#define PCIE_VC0_RC0_VC_ID 0x07000000 /* VC ID */
4910 +#define PCIE_VC0_RC0_VC_ID_S 24
4911 +#define PCIE_VC0_RC0_VC_EN 0x80000000 /* VC Enable */
4912 +
4913 +/* VC0 Resource Status Register */
4914 +#define PCIE_VC0_RSR0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x158)
4915 +#define PCIE_VC0_RSR0_PORT_ARB_TAB_STATUS 0x00010000 /* Port Arbitration Table Status,not used */
4916 +#define PCIE_VC0_RSR0_VC_NEG_PENDING 0x00020000 /* VC Negotiation Pending */
4917 +
4918 +/* Ack Latency Timer and Replay Timer Register */
4919 +#define PCIE_ALTRT(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x700)
4920 +#define PCIE_ALTRT_ROUND_TRIP_LATENCY_LIMIT 0x0000FFFF /* Round Trip Latency Time Limit */
4921 +#define PCIE_ALTRT_ROUND_TRIP_LATENCY_LIMIT_S 0
4922 +#define PCIE_ALTRT_REPLAY_TIME_LIMIT 0xFFFF0000 /* Replay Time Limit */
4923 +#define PCIE_ALTRT_REPLAY_TIME_LIMIT_S 16
4924 +
4925 +/* Other Message Register */
4926 +#define PCIE_OMR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x704)
4927 +
4928 +/* Port Force Link Register */
4929 +#define PCIE_PFLR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x708)
4930 +#define PCIE_PFLR_LINK_NUM 0x000000FF /* Link Number */
4931 +#define PCIE_PFLR_LINK_NUM_S 0
4932 +#define PCIE_PFLR_FORCE_LINK 0x00008000 /* Force link */
4933 +#define PCIE_PFLR_LINK_STATE 0x003F0000 /* Link State */
4934 +#define PCIE_PFLR_LINK_STATE_S 16
4935 +#define PCIE_PFLR_LOW_POWER_ENTRY_CNT 0xFF000000 /* Low Power Entrance Count, only for EP */
4936 +#define PCIE_PFLR_LOW_POWER_ENTRY_CNT_S 24
4937 +
4938 +/* Ack Frequency Register */
4939 +#define PCIE_AFR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x70C)
4940 +#define PCIE_AFR_AF 0x000000FF /* Ack Frequency */
4941 +#define PCIE_AFR_AF_S 0
4942 +#define PCIE_AFR_FTS_NUM 0x0000FF00 /* The number of Fast Training Sequence from L0S to L0 */
4943 +#define PCIE_AFR_FTS_NUM_S 8
4944 +#define PCIE_AFR_COM_FTS_NUM 0x00FF0000 /* N_FTS; when common clock is used*/
4945 +#define PCIE_AFR_COM_FTS_NUM_S 16
4946 +#define PCIE_AFR_L0S_ENTRY_LATENCY 0x07000000 /* L0s Entrance Latency */
4947 +#define PCIE_AFR_L0S_ENTRY_LATENCY_S 24
4948 +#define PCIE_AFR_L1_ENTRY_LATENCY 0x38000000 /* L1 Entrance Latency */
4949 +#define PCIE_AFR_L1_ENTRY_LATENCY_S 27
4950 +#define PCIE_AFR_FTS_NUM_DEFAULT 32
4951 +#define PCIE_AFR_L0S_ENTRY_LATENCY_DEFAULT 7
4952 +#define PCIE_AFR_L1_ENTRY_LATENCY_DEFAULT 5
4953 +
4954 +/* Port Link Control Register */
4955 +#define PCIE_PLCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x710)
4956 +#define PCIE_PLCR_OTHER_MSG_REQ 0x00000001 /* Other Message Request */
4957 +#define PCIE_PLCR_SCRAMBLE_DISABLE 0x00000002 /* Scramble Disable */
4958 +#define PCIE_PLCR_LOOPBACK_EN 0x00000004 /* Loopback Enable */
4959 +#define PCIE_PLCR_LTSSM_HOT_RST 0x00000008 /* Force LTSSM to the hot reset */
4960 +#define PCIE_PLCR_DLL_LINK_EN 0x00000020 /* Enable Link initialization */
4961 +#define PCIE_PLCR_FAST_LINK_SIM_EN 0x00000080 /* Sets all internal timers to fast mode for simulation purposes */
4962 +#define PCIE_PLCR_LINK_MODE 0x003F0000 /* Link Mode Enable Mask */
4963 +#define PCIE_PLCR_LINK_MODE_S 16
4964 +#define PCIE_PLCR_CORRUPTED_CRC_EN 0x02000000 /* Enabled Corrupt CRC */
4965 +
4966 +/* Lane Skew Register */
4967 +#define PCIE_LSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x714)
4968 +#define PCIE_LSR_LANE_SKEW_NUM 0x00FFFFFF /* Insert Lane Skew for Transmit, not applicable */
4969 +#define PCIE_LSR_LANE_SKEW_NUM_S 0
4970 +#define PCIE_LSR_FC_DISABLE 0x01000000 /* Disable of Flow Control */
4971 +#define PCIE_LSR_ACKNAK_DISABLE 0x02000000 /* Disable of Ack/Nak */
4972 +#define PCIE_LSR_LANE_DESKEW_DISABLE 0x80000000 /* Disable of Lane-to-Lane Skew */
4973 +
4974 +/* Symbol Number Register */
4975 +#define PCIE_SNR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x718)
4976 +#define PCIE_SNR_TS 0x0000000F /* Number of TS Symbol */
4977 +#define PCIE_SNR_TS_S 0
4978 +#define PCIE_SNR_SKP 0x00000700 /* Number of SKP Symbol */
4979 +#define PCIE_SNR_SKP_S 8
4980 +#define PCIE_SNR_REPLAY_TIMER 0x0007C000 /* Timer Modifier for Replay Timer */
4981 +#define PCIE_SNR_REPLAY_TIMER_S 14
4982 +#define PCIE_SNR_ACKNAK_LATENCY_TIMER 0x00F80000 /* Timer Modifier for Ack/Nak Latency Timer */
4983 +#define PCIE_SNR_ACKNAK_LATENCY_TIMER_S 19
4984 +#define PCIE_SNR_FC_TIMER 0x1F000000 /* Timer Modifier for Flow Control Watchdog Timer */
4985 +#define PCIE_SNR_FC_TIMER_S 28
4986 +
4987 +/* Symbol Timer Register and Filter Mask Register 1 */
4988 +#define PCIE_STRFMR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x71C)
4989 +#define PCIE_STRFMR_SKP_INTERVAL 0x000007FF /* SKP lnterval Value */
4990 +#define PCIE_STRFMR_SKP_INTERVAL_S 0
4991 +#define PCIE_STRFMR_FC_WDT_DISABLE 0x00008000 /* Disable of FC Watchdog Timer */
4992 +#define PCIE_STRFMR_TLP_FUNC_MISMATCH_OK 0x00010000 /* Mask Function Mismatch Filtering for Incoming Requests */
4993 +#define PCIE_STRFMR_POISONED_TLP_OK 0x00020000 /* Mask Poisoned TLP Filtering */
4994 +#define PCIE_STRFMR_BAR_MATCH_OK 0x00040000 /* Mask BAR Match Filtering */
4995 +#define PCIE_STRFMR_TYPE1_CFG_REQ_OK 0x00080000 /* Mask Type 1 Configuration Request Filtering */
4996 +#define PCIE_STRFMR_LOCKED_REQ_OK 0x00100000 /* Mask Locked Request Filtering */
4997 +#define PCIE_STRFMR_CPL_TAG_ERR_RULES_OK 0x00200000 /* Mask Tag Error Rules for Received Completions */
4998 +#define PCIE_STRFMR_CPL_REQUESTOR_ID_MISMATCH_OK 0x00400000 /* Mask Requester ID Mismatch Error for Received Completions */
4999 +#define PCIE_STRFMR_CPL_FUNC_MISMATCH_OK 0x00800000 /* Mask Function Mismatch Error for Received Completions */
5000 +#define PCIE_STRFMR_CPL_TC_MISMATCH_OK 0x01000000 /* Mask Traffic Class Mismatch Error for Received Completions */
5001 +#define PCIE_STRFMR_CPL_ATTR_MISMATCH_OK 0x02000000 /* Mask Attribute Mismatch Error for Received Completions */
5002 +#define PCIE_STRFMR_CPL_LENGTH_MISMATCH_OK 0x04000000 /* Mask Length Mismatch Error for Received Completions */
5003 +#define PCIE_STRFMR_TLP_ECRC_ERR_OK 0x08000000 /* Mask ECRC Error Filtering */
5004 +#define PCIE_STRFMR_CPL_TLP_ECRC_OK 0x10000000 /* Mask ECRC Error Filtering for Completions */
5005 +#define PCIE_STRFMR_RX_TLP_MSG_NO_DROP 0x20000000 /* Send Message TLPs */
5006 +#define PCIE_STRFMR_RX_IO_TRANS_ENABLE 0x40000000 /* Mask Filtering of received I/O Requests */
5007 +#define PCIE_STRFMR_RX_CFG_TRANS_ENABLE 0x80000000 /* Mask Filtering of Received Configuration Requests */
5008 +
5009 +#define PCIE_DEF_SKP_INTERVAL 700 /* 1180 ~1538 , 125MHz * 2, 250MHz * 1 */
5010 +
5011 +/* Filter Masker Register 2 */
5012 +#define PCIE_FMR2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x720)
5013 +#define PCIE_FMR2_VENDOR_MSG0_PASSED_TO_TRGT1 0x00000001 /* Mask RADM Filtering and Error Handling Rules */
5014 +#define PCIE_FMR2_VENDOR_MSG1_PASSED_TO_TRGT1 0x00000002 /* Mask RADM Filtering and Error Handling Rules */
5015 +
5016 +/* Debug Register 0 */
5017 +#define PCIE_DBR0(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x728)
5018 +
5019 +/* Debug Register 1 */
5020 +#define PCIE_DBR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x72C)
5021 +
5022 +/* Transmit Posted FC Credit Status Register */
5023 +#define PCIE_TPFCS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x730)
5024 +#define PCIE_TPFCS_TX_P_DATA_FC_CREDITS 0x00000FFF /* Transmit Posted Data FC Credits */
5025 +#define PCIE_TPFCS_TX_P_DATA_FC_CREDITS_S 0
5026 +#define PCIE_TPFCS_TX_P_HDR_FC_CREDITS 0x000FF000 /* Transmit Posted Header FC Credits */
5027 +#define PCIE_TPFCS_TX_P_HDR_FC_CREDITS_S 12
5028 +
5029 +/* Transmit Non-Posted FC Credit Status */
5030 +#define PCIE_TNPFCS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x734)
5031 +#define PCIE_TNPFCS_TX_NP_DATA_FC_CREDITS 0x00000FFF /* Transmit Non-Posted Data FC Credits */
5032 +#define PCIE_TNPFCS_TX_NP_DATA_FC_CREDITS_S 0
5033 +#define PCIE_TNPFCS_TX_NP_HDR_FC_CREDITS 0x000FF000 /* Transmit Non-Posted Header FC Credits */
5034 +#define PCIE_TNPFCS_TX_NP_HDR_FC_CREDITS_S 12
5035 +
5036 +/* Transmit Complete FC Credit Status Register */
5037 +#define PCIE_TCFCS(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x738)
5038 +#define PCIE_TCFCS_TX_CPL_DATA_FC_CREDITS 0x00000FFF /* Transmit Completion Data FC Credits */
5039 +#define PCIE_TCFCS_TX_CPL_DATA_FC_CREDITS_S 0
5040 +#define PCIE_TCFCS_TX_CPL_HDR_FC_CREDITS 0x000FF000 /* Transmit Completion Header FC Credits */
5041 +#define PCIE_TCFCS_TX_CPL_HDR_FC_CREDITS_S 12
5042 +
5043 +/* Queue Status Register */
5044 +#define PCIE_QSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x73C)
5045 +#define PCIE_QSR_WAIT_UPDATE_FC_DLL 0x00000001 /* Received TLP FC Credits Not Returned */
5046 +#define PCIE_QSR_TX_RETRY_BUF_NOT_EMPTY 0x00000002 /* Transmit Retry Buffer Not Empty */
5047 +#define PCIE_QSR_RX_QUEUE_NOT_EMPTY 0x00000004 /* Received Queue Not Empty */
5048 +
5049 +/* VC Transmit Arbitration Register 1 */
5050 +#define PCIE_VCTAR1(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x740)
5051 +#define PCIE_VCTAR1_WRR_WEIGHT_VC0 0x000000FF /* WRR Weight for VC0 */
5052 +#define PCIE_VCTAR1_WRR_WEIGHT_VC1 0x0000FF00 /* WRR Weight for VC1 */
5053 +#define PCIE_VCTAR1_WRR_WEIGHT_VC2 0x00FF0000 /* WRR Weight for VC2 */
5054 +#define PCIE_VCTAR1_WRR_WEIGHT_VC3 0xFF000000 /* WRR Weight for VC3 */
5055 +
5056 +/* VC Transmit Arbitration Register 2 */
5057 +#define PCIE_VCTAR2(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x744)
5058 +#define PCIE_VCTAR2_WRR_WEIGHT_VC4 0x000000FF /* WRR Weight for VC4 */
5059 +#define PCIE_VCTAR2_WRR_WEIGHT_VC5 0x0000FF00 /* WRR Weight for VC5 */
5060 +#define PCIE_VCTAR2_WRR_WEIGHT_VC6 0x00FF0000 /* WRR Weight for VC6 */
5061 +#define PCIE_VCTAR2_WRR_WEIGHT_VC7 0xFF000000 /* WRR Weight for VC7 */
5062 +
5063 +/* VC0 Posted Receive Queue Control Register */
5064 +#define PCIE_VC0_PRQCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x748)
5065 +#define PCIE_VC0_PRQCR_P_DATA_CREDITS 0x00000FFF /* VC0 Posted Data Credits */
5066 +#define PCIE_VC0_PRQCR_P_DATA_CREDITS_S 0
5067 +#define PCIE_VC0_PRQCR_P_HDR_CREDITS 0x000FF000 /* VC0 Posted Header Credits */
5068 +#define PCIE_VC0_PRQCR_P_HDR_CREDITS_S 12
5069 +#define PCIE_VC0_PRQCR_P_TLP_QUEUE_MODE 0x00E00000 /* VC0 Posted TLP Queue Mode */
5070 +#define PCIE_VC0_PRQCR_P_TLP_QUEUE_MODE_S 20
5071 +#define PCIE_VC0_PRQCR_TLP_RELAX_ORDER 0x40000000 /* TLP Type Ordering for VC0 */
5072 +#define PCIE_VC0_PRQCR_VC_STRICT_ORDER 0x80000000 /* VC0 Ordering for Receive Queues */
5073 +
5074 +/* VC0 Non-Posted Receive Queue Control */
5075 +#define PCIE_VC0_NPRQCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x74C)
5076 +#define PCIE_VC0_NPRQCR_NP_DATA_CREDITS 0x00000FFF /* VC0 Non-Posted Data Credits */
5077 +#define PCIE_VC0_NPRQCR_NP_DATA_CREDITS_S 0
5078 +#define PCIE_VC0_NPRQCR_NP_HDR_CREDITS 0x000FF000 /* VC0 Non-Posted Header Credits */
5079 +#define PCIE_VC0_NPRQCR_NP_HDR_CREDITS_S 12
5080 +#define PCIE_VC0_NPRQCR_NP_TLP_QUEUE_MODE 0x00E00000 /* VC0 Non-Posted TLP Queue Mode */
5081 +#define PCIE_VC0_NPRQCR_NP_TLP_QUEUE_MODE_S 20
5082 +
5083 +/* VC0 Completion Receive Queue Control */
5084 +#define PCIE_VC0_CRQCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x750)
5085 +#define PCIE_VC0_CRQCR_CPL_DATA_CREDITS 0x00000FFF /* VC0 Completion TLP Queue Mode */
5086 +#define PCIE_VC0_CRQCR_CPL_DATA_CREDITS_S 0
5087 +#define PCIE_VC0_CRQCR_CPL_HDR_CREDITS 0x000FF000 /* VC0 Completion Header Credits */
5088 +#define PCIE_VC0_CRQCR_CPL_HDR_CREDITS_S 12
5089 +#define PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE 0x00E00000 /* VC0 Completion Data Credits */
5090 +#define PCIE_VC0_CRQCR_CPL_TLP_QUEUE_MODE_S 21
5091 +
5092 +/* Applicable to the above three registers */
5093 +enum {
5094 + PCIE_VC0_TLP_QUEUE_MODE_STORE_FORWARD = 1,
5095 + PCIE_VC0_TLP_QUEUE_MODE_CUT_THROUGH = 2,
5096 + PCIE_VC0_TLP_QUEUE_MODE_BYPASS = 4,
5097 +};
5098 +
5099 +/* VC0 Posted Buffer Depth Register */
5100 +#define PCIE_VC0_PBD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7A8)
5101 +#define PCIE_VC0_PBD_P_DATA_QUEUE_ENTRIES 0x00003FFF /* VC0 Posted Data Queue Depth */
5102 +#define PCIE_VC0_PBD_P_DATA_QUEUE_ENTRIES_S 0
5103 +#define PCIE_VC0_PBD_P_HDR_QUEUE_ENTRIES 0x03FF0000 /* VC0 Posted Header Queue Depth */
5104 +#define PCIE_VC0_PBD_P_HDR_QUEUE_ENTRIES_S 16
5105 +
5106 +/* VC0 Non-Posted Buffer Depth Register */
5107 +#define PCIE_VC0_NPBD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7AC)
5108 +#define PCIE_VC0_NPBD_NP_DATA_QUEUE_ENTRIES 0x00003FFF /* VC0 Non-Posted Data Queue Depth */
5109 +#define PCIE_VC0_NPBD_NP_DATA_QUEUE_ENTRIES_S 0
5110 +#define PCIE_VC0_NPBD_NP_HDR_QUEUE_ENTRIES 0x03FF0000 /* VC0 Non-Posted Header Queue Depth */
5111 +#define PCIE_VC0_NPBD_NP_HDR_QUEUE_ENTRIES_S 16
5112 +
5113 +/* VC0 Completion Buffer Depth Register */
5114 +#define PCIE_VC0_CBD(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x7B0)
5115 +#define PCIE_VC0_CBD_CPL_DATA_QUEUE_ENTRIES 0x00003FFF /* C0 Completion Data Queue Depth */
5116 +#define PCIE_VC0_CBD_CPL_DATA_QUEUE_ENTRIES_S 0
5117 +#define PCIE_VC0_CBD_CPL_HDR_QUEUE_ENTRIES 0x03FF0000 /* VC0 Completion Header Queue Depth */
5118 +#define PCIE_VC0_CBD_CPL_HDR_QUEUE_ENTRIES_S 16
5119 +
5120 +/* PHY Status Register, all zeros in VR9 */
5121 +#define PCIE_PHYSR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x810)
5122 +
5123 +/* PHY Control Register, all zeros in VR9 */
5124 +#define PCIE_PHYCR(X) (volatile u32*)(PCIE_RC_PORT_TO_BASE(X) + 0x814)
5125 +
5126 +/*
5127 + * PCIe PDI PHY register definition, suppose all the following
5128 + * stuff is confidential.
5129 + * XXX, detailed bit definition
5130 + */
5131 +#define PCIE_PHY_PLL_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x22 << 1))
5132 +#define PCIE_PHY_PLL_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x23 << 1))
5133 +#define PCIE_PHY_PLL_CTRL3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x24 << 1))
5134 +#define PCIE_PHY_PLL_CTRL4(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x25 << 1))
5135 +#define PCIE_PHY_PLL_CTRL5(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x26 << 1))
5136 +#define PCIE_PHY_PLL_CTRL6(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x27 << 1))
5137 +#define PCIE_PHY_PLL_CTRL7(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x28 << 1))
5138 +#define PCIE_PHY_PLL_A_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x29 << 1))
5139 +#define PCIE_PHY_PLL_A_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x2A << 1))
5140 +#define PCIE_PHY_PLL_A_CTRL3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x2B << 1))
5141 +#define PCIE_PHY_PLL_STATUS(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x2C << 1))
5142 +
5143 +#define PCIE_PHY_TX1_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x30 << 1))
5144 +#define PCIE_PHY_TX1_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x31 << 1))
5145 +#define PCIE_PHY_TX1_CTRL3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x32 << 1))
5146 +#define PCIE_PHY_TX1_A_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x33 << 1))
5147 +#define PCIE_PHY_TX1_A_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x34 << 1))
5148 +#define PCIE_PHY_TX1_MOD1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x35 << 1))
5149 +#define PCIE_PHY_TX1_MOD2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x36 << 1))
5150 +#define PCIE_PHY_TX1_MOD3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x37 << 1))
5151 +
5152 +#define PCIE_PHY_TX2_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x38 << 1))
5153 +#define PCIE_PHY_TX2_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x39 << 1))
5154 +#define PCIE_PHY_TX2_A_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3B << 1))
5155 +#define PCIE_PHY_TX2_A_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3C << 1))
5156 +#define PCIE_PHY_TX2_MOD1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3D << 1))
5157 +#define PCIE_PHY_TX2_MOD2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3E << 1))
5158 +#define PCIE_PHY_TX2_MOD3(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x3F << 1))
5159 +
5160 +#define PCIE_PHY_RX1_CTRL1(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x50 << 1))
5161 +#define PCIE_PHY_RX1_CTRL2(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x51 << 1))
5162 +#define PCIE_PHY_RX1_CDR(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x52 << 1))
5163 +#define PCIE_PHY_RX1_EI(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x53 << 1))
5164 +#define PCIE_PHY_RX1_A_CTRL(X) (PCIE_PHY_PORT_TO_BASE(X) + (0x55 << 1))
5165 +
5166 +/* Interrupt related stuff */
5167 +#define PCIE_LEGACY_DISABLE 0
5168 +#define PCIE_LEGACY_INTA 1
5169 +#define PCIE_LEGACY_INTB 2
5170 +#define PCIE_LEGACY_INTC 3
5171 +#define PCIE_LEGACY_INTD 4
5172 +#define PCIE_LEGACY_INT_MAX PCIE_LEGACY_INTD
5173 +
5174 +#define PCIE_IRQ_LOCK(lock) do { \
5175 + unsigned long flags; \
5176 + spin_lock_irqsave(&(lock), flags);
5177 +#define PCIE_IRQ_UNLOCK(lock) \
5178 + spin_unlock_irqrestore(&(lock), flags); \
5179 +} while (0)
5180 +
5181 +#define PCIE_MSG_MSI 0x00000001
5182 +#define PCIE_MSG_ISR 0x00000002
5183 +#define PCIE_MSG_FIXUP 0x00000004
5184 +#define PCIE_MSG_READ_CFG 0x00000008
5185 +#define PCIE_MSG_WRITE_CFG 0x00000010
5186 +#define PCIE_MSG_CFG (PCIE_MSG_READ_CFG | PCIE_MSG_WRITE_CFG)
5187 +#define PCIE_MSG_REG 0x00000020
5188 +#define PCIE_MSG_INIT 0x00000040
5189 +#define PCIE_MSG_ERR 0x00000080
5190 +#define PCIE_MSG_PHY 0x00000100
5191 +#define PCIE_MSG_ANY 0x000001ff
5192 +
5193 +#define IFX_PCIE_PORT0 0
5194 +#define IFX_PCIE_PORT1 1
5195 +
5196 +#ifdef CONFIG_IFX_PCIE_2ND_CORE
5197 +#define IFX_PCIE_CORE_NR 2
5198 +#else
5199 +#define IFX_PCIE_CORE_NR 1
5200 +#endif
5201 +
5202 +//#define IFX_PCIE_ERROR_INT
5203 +
5204 +//#define IFX_PCIE_DBG
5205 +
5206 +#if defined(IFX_PCIE_DBG)
5207 +#define IFX_PCIE_PRINT(_m, _fmt, args...) do { \
5208 + if (g_pcie_debug_flag & (_m)) { \
5209 + ifx_pcie_debug((_fmt), ##args); \
5210 + } \
5211 +} while (0)
5212 +
5213 +#define INLINE
5214 +#else
5215 +#define IFX_PCIE_PRINT(_m, _fmt, args...) \
5216 + do {} while(0)
5217 +#define INLINE inline
5218 +#endif
5219 +
5220 +struct ifx_pci_controller {
5221 + struct pci_controller pcic;
5222 +
5223 + /* RC specific, per host bus information */
5224 + u32 port; /* Port index, 0 -- 1st core, 1 -- 2nd core */
5225 +};
5226 +
5227 +typedef struct ifx_pcie_ir_irq {
5228 + const unsigned int irq;
5229 + const char name[16];
5230 +}ifx_pcie_ir_irq_t;
5231 +
5232 +typedef struct ifx_pcie_legacy_irq{
5233 + const u32 irq_bit;
5234 + const int irq;
5235 +}ifx_pcie_legacy_irq_t;
5236 +
5237 +typedef struct ifx_pcie_irq {
5238 + ifx_pcie_ir_irq_t ir_irq;
5239 + ifx_pcie_legacy_irq_t legacy_irq[PCIE_LEGACY_INT_MAX];
5240 +}ifx_pcie_irq_t;
5241 +
5242 +extern u32 g_pcie_debug_flag;
5243 +extern void ifx_pcie_debug(const char *fmt, ...);
5244 +extern void pcie_phy_clock_mode_setup(int pcie_port);
5245 +extern void pcie_msi_pic_init(int pcie_port);
5246 +extern u32 ifx_pcie_bus_enum_read_hack(int where, u32 value);
5247 +extern u32 ifx_pcie_bus_enum_write_hack(int where, u32 value);
5248 +
5249 +
5250 +#include <linux/types.h>
5251 +#include <linux/delay.h>
5252 +#include <linux/gpio.h>
5253 +#include <linux/clk.h>
5254 +
5255 +#include <lantiq_soc.h>
5256 +
5257 +#define IFX_PCIE_GPIO_RESET 38
5258 +#define IFX_REG_R32 ltq_r32
5259 +#define IFX_REG_W32 ltq_w32
5260 +#define CONFIG_IFX_PCIE_HW_SWAP
5261 +#define IFX_RCU_AHB_ENDIAN ((volatile u32*)(IFX_RCU + 0x004C))
5262 +#define IFX_RCU_RST_REQ ((volatile u32*)(IFX_RCU + 0x0010))
5263 +#define IFX_RCU_AHB_BE_PCIE_PDI 0x00000080 /* Configure PCIE PDI module in big endian*/
5264 +
5265 +#define IFX_RCU (KSEG1 | 0x1F203000)
5266 +#define IFX_RCU_AHB_BE_PCIE_M 0x00000001 /* Configure AHB master port that connects to PCIe RC in big endian */
5267 +#define IFX_RCU_AHB_BE_PCIE_S 0x00000010 /* Configure AHB slave port that connects to PCIe RC in little endian */
5268 +#define IFX_RCU_AHB_BE_XBAR_M 0x00000002 /* Configure AHB master port that connects to XBAR in big endian */
5269 +#define CONFIG_IFX_PCIE_PHY_36MHZ_MODE
5270 +
5271 +#define IFX_PMU1_MODULE_PCIE_PHY (0)
5272 +#define IFX_PMU1_MODULE_PCIE_CTRL (1)
5273 +#define IFX_PMU1_MODULE_PDI (4)
5274 +#define IFX_PMU1_MODULE_MSI (5)
5275 +
5276 +#define IFX_PMU_MODULE_PCIE_L0_CLK (31)
5277 +
5278 +
5279 +static inline void pcie_ep_gpio_rst_init(int pcie_port)
5280 +{
5281 +}
5282 +
5283 +static inline void pcie_ahb_pmu_setup(void)
5284 +{
5285 + struct clk *clk;
5286 + clk = clk_get_sys("ltq_pcie", "ahb");
5287 + clk_enable(clk);
5288 + //ltq_pmu_enable(PMU_AHBM | PMU_AHBS);
5289 +}
5290 +
5291 +static inline void pcie_rcu_endian_setup(int pcie_port)
5292 +{
5293 + u32 reg;
5294 +
5295 + reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN);
5296 +#ifdef CONFIG_IFX_PCIE_HW_SWAP
5297 + reg |= IFX_RCU_AHB_BE_PCIE_M;
5298 + reg |= IFX_RCU_AHB_BE_PCIE_S;
5299 + reg &= ~IFX_RCU_AHB_BE_XBAR_M;
5300 +#else
5301 + reg |= IFX_RCU_AHB_BE_PCIE_M;
5302 + reg &= ~IFX_RCU_AHB_BE_PCIE_S;
5303 + reg &= ~IFX_RCU_AHB_BE_XBAR_M;
5304 +#endif /* CONFIG_IFX_PCIE_HW_SWAP */
5305 + IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN);
5306 + IFX_PCIE_PRINT(PCIE_MSG_REG, "%s IFX_RCU_AHB_ENDIAN: 0x%08x\n", __func__, IFX_REG_R32(IFX_RCU_AHB_ENDIAN));
5307 +}
5308 +
5309 +static inline void pcie_phy_pmu_enable(int pcie_port)
5310 +{
5311 + struct clk *clk;
5312 + clk = clk_get_sys("ltq_pcie", "phy");
5313 + clk_enable(clk);
5314 + //ltq_pmu1_enable(1<<IFX_PMU1_MODULE_PCIE_PHY);
5315 +}
5316 +
5317 +static inline void pcie_phy_pmu_disable(int pcie_port)
5318 +{
5319 + struct clk *clk;
5320 + clk = clk_get_sys("ltq_pcie", "phy");
5321 + clk_disable(clk);
5322 + //ltq_pmu1_disable(1<<IFX_PMU1_MODULE_PCIE_PHY);
5323 +}
5324 +
5325 +static inline void pcie_pdi_big_endian(int pcie_port)
5326 +{
5327 + u32 reg;
5328 +
5329 + /* SRAM2PDI endianness control. */
5330 + reg = IFX_REG_R32(IFX_RCU_AHB_ENDIAN);
5331 + /* Config AHB->PCIe and PDI endianness */
5332 + reg |= IFX_RCU_AHB_BE_PCIE_PDI;
5333 + IFX_REG_W32(reg, IFX_RCU_AHB_ENDIAN);
5334 +}
5335 +
5336 +static inline void pcie_pdi_pmu_enable(int pcie_port)
5337 +{
5338 + struct clk *clk;
5339 + clk = clk_get_sys("ltq_pcie", "pdi");
5340 + clk_enable(clk);
5341 + //ltq_pmu1_enable(1<<IFX_PMU1_MODULE_PDI);
5342 +}
5343 +
5344 +static inline void pcie_core_rst_assert(int pcie_port)
5345 +{
5346 + u32 reg;
5347 +
5348 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
5349 +
5350 + /* Reset PCIe PHY & Core, bit 22, bit 26 may be affected if write it directly */
5351 + reg |= 0x00400000;
5352 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
5353 +}
5354 +
5355 +static inline void pcie_core_rst_deassert(int pcie_port)
5356 +{
5357 + u32 reg;
5358 +
5359 + /* Make sure one micro-second delay */
5360 + udelay(1);
5361 +
5362 + /* Reset PCIe PHY & Core, bit 22 */
5363 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
5364 + reg &= ~0x00400000;
5365 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
5366 +}
5367 +
5368 +static inline void pcie_phy_rst_assert(int pcie_port)
5369 +{
5370 + u32 reg;
5371 +
5372 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
5373 + reg |= 0x00001000; /* Bit 12 */
5374 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
5375 +}
5376 +
5377 +static inline void pcie_phy_rst_deassert(int pcie_port)
5378 +{
5379 + u32 reg;
5380 +
5381 + /* Make sure one micro-second delay */
5382 + udelay(1);
5383 +
5384 + reg = IFX_REG_R32(IFX_RCU_RST_REQ);
5385 + reg &= ~0x00001000; /* Bit 12 */
5386 + IFX_REG_W32(reg, IFX_RCU_RST_REQ);
5387 +}
5388 +
5389 +static inline void pcie_device_rst_assert(int pcie_port)
5390 +{
5391 + gpio_set_value(IFX_PCIE_GPIO_RESET, 0);
5392 + // ifx_gpio_output_clear(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
5393 +}
5394 +
5395 +static inline void pcie_device_rst_deassert(int pcie_port)
5396 +{
5397 + mdelay(100);
5398 + gpio_set_value(IFX_PCIE_GPIO_RESET, 1);
5399 +// ifx_gpio_output_set(IFX_PCIE_GPIO_RESET, ifx_pcie_gpio_module_id);
5400 +}
5401 +
5402 +static inline void pcie_core_pmu_setup(int pcie_port)
5403 +{
5404 + struct clk *clk;
5405 + clk = clk_get_sys("ltq_pcie", "ctl");
5406 + clk_enable(clk);
5407 + clk = clk_get_sys("ltq_pcie", "bus");
5408 + clk_enable(clk);
5409 +
5410 + //ltq_pmu1_enable(1 << IFX_PMU1_MODULE_PCIE_CTRL);
5411 + //ltq_pmu_enable(1 << IFX_PMU_MODULE_PCIE_L0_CLK);
5412 +}
5413 +
5414 +static inline void pcie_msi_init(int pcie_port)
5415 +{
5416 + struct clk *clk;
5417 + pcie_msi_pic_init(pcie_port);
5418 + clk = clk_get_sys("ltq_pcie", "msi");
5419 + clk_enable(clk);
5420 + //ltq_pmu1_enable(1 << IFX_PMU1_MODULE_MSI);
5421 +}
5422 +
5423 +static inline u32
5424 +ifx_pcie_bus_nr_deduct(u32 bus_number, int pcie_port)
5425 +{
5426 + u32 tbus_number = bus_number;
5427 +
5428 +#ifdef CONFIG_PCI_LANTIQ
5429 + if (pcibios_host_nr() > 1) {
5430 + tbus_number -= pcibios_1st_host_bus_nr();
5431 + }
5432 +#endif /* CONFIG_PCI_LANTIQ */
5433 + return tbus_number;
5434 +}
5435 +
5436 +static inline u32
5437 +ifx_pcie_bus_enum_hack(struct pci_bus *bus, u32 devfn, int where, u32 value, int pcie_port, int read)
5438 +{
5439 + struct pci_dev *pdev;
5440 + u32 tvalue = value;
5441 +
5442 + /* Sanity check */
5443 + pdev = pci_get_slot(bus, devfn);
5444 + if (pdev == NULL) {
5445 + return tvalue;
5446 + }
5447 +
5448 + /* Only care about PCI bridge */
5449 + if (pdev->hdr_type != PCI_HEADER_TYPE_BRIDGE) {
5450 + return tvalue;
5451 + }
5452 +
5453 + if (read) { /* Read hack */
5454 + #ifdef CONFIG_PCI_LANTIQ
5455 + if (pcibios_host_nr() > 1) {
5456 + tvalue = ifx_pcie_bus_enum_read_hack(where, tvalue);
5457 + }
5458 + #endif /* CONFIG_PCI_LANTIQ */
5459 + }
5460 + else { /* Write hack */
5461 + #ifdef CONFIG_PCI_LANTIQ
5462 + if (pcibios_host_nr() > 1) {
5463 + tvalue = ifx_pcie_bus_enum_write_hack(where, tvalue);
5464 + }
5465 + #endif
5466 + }
5467 + return tvalue;
5468 +}
5469 +
5470 +#endif /* IFXMIPS_PCIE_VR9_H */
5471 +
5472 --- a/drivers/pci/pcie/Kconfig
5473 +++ b/drivers/pci/pcie/Kconfig
5474 @@ -51,6 +51,7 @@ config PCIEAER_INJECT
5475 config PCIE_ECRC
5476 bool "PCI Express ECRC settings control"
5477 depends on PCIEAER
5478 + default n
5479 help
5480 Used to override firmware/bios settings for PCI Express ECRC
5481 (transaction layer end-to-end CRC checking).
5482 --- a/include/linux/pci.h
5483 +++ b/include/linux/pci.h
5484 @@ -1416,6 +1416,8 @@ void pci_walk_bus(struct pci_bus *top, i
5485 void *userdata);
5486 int pci_cfg_space_size(struct pci_dev *dev);
5487 unsigned char pci_bus_max_busnr(struct pci_bus *bus);
5488 +int pcibios_host_nr(void);
5489 +int pcibios_1st_host_bus_nr(void);
5490 void pci_setup_bridge(struct pci_bus *bus);
5491 resource_size_t pcibios_window_alignment(struct pci_bus *bus,
5492 unsigned long type);
5493 --- a/include/linux/pci_ids.h
5494 +++ b/include/linux/pci_ids.h
5495 @@ -1076,6 +1076,12 @@
5496 #define PCI_DEVICE_ID_SGI_IOC3 0x0003
5497 #define PCI_DEVICE_ID_SGI_LITHIUM 0x1002
5498
5499 +#define PCI_VENDOR_ID_INFINEON 0x15D1
5500 +#define PCI_DEVICE_ID_INFINEON_DANUBE 0x000F
5501 +#define PCI_DEVICE_ID_INFINEON_PCIE 0x0011
5502 +#define PCI_VENDOR_ID_LANTIQ 0x1BEF
5503 +#define PCI_DEVICE_ID_LANTIQ_PCIE 0x0011
5504 +
5505 #define PCI_VENDOR_ID_WINBOND 0x10ad
5506 #define PCI_DEVICE_ID_WINBOND_82C105 0x0105
5507 #define PCI_DEVICE_ID_WINBOND_83C553 0x0565
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